| 摘要 | 第1-5页 |
| ABSTRACT | 第5-9页 |
| 第一章 绪论 | 第9-14页 |
| ·课题研究背景 | 第9-10页 |
| ·数字集成电路设计方法 | 第10-11页 |
| ·课题研究意义 | 第11-12页 |
| ·课题特点 | 第12-13页 |
| ·本文的组织结构 | 第13-14页 |
| 第二章 嵌入式处理器核架构设计 | 第14-27页 |
| ·系统架构 | 第15-16页 |
| ·CISC 与RISC | 第15页 |
| ·哈佛结构与冯.洛伊曼结构 | 第15-16页 |
| ·时钟系统与流水线 | 第16-18页 |
| ·系统时钟设计 | 第16-17页 |
| ·流水线设计 | 第17-18页 |
| ·锁存器级设计 | 第18-19页 |
| ·存储区组织结构 | 第19-22页 |
| ·程序存储区 | 第19-20页 |
| ·数据存储区 | 第20-22页 |
| ·堆栈存储 | 第22页 |
| ·指令系统 | 第22-24页 |
| ·字节操作类指令 | 第23-24页 |
| ·位操作类指令 | 第24页 |
| ·立即数指令 | 第24页 |
| ·控制操作类指令 | 第24页 |
| ·寻址方式 | 第24-26页 |
| ·立即数寻址 | 第24-25页 |
| ·直接寻址 | 第25页 |
| ·间接寻址 | 第25页 |
| ·位寻址 | 第25-26页 |
| ·本章小结 | 第26-27页 |
| 第三章 嵌入式处理器核的模块设计与优化 | 第27-46页 |
| ·片内复位模块（On Chip Reset） | 第27-28页 |
| ·节拍发生器（Clock Generator） | 第28-29页 |
| ·取指单元模块（Instruction Fetch，IF） | 第29-30页 |
| ·指令译码与控制模块（Instruction Decode & Control，IDEC） | 第30-35页 |
| ·操作码译码模块 | 第31-34页 |
| ·地址译码模块 | 第34-35页 |
| ·ALU 模块（Arithmetic Logic Unit, ALU） | 第35-37页 |
| ·状态寄存器模块（STATUS_REG） | 第37-38页 |
| ·内核相关其它寄存器模块 | 第38-41页 |
| ·PC_LATH 寄存器 | 第38-39页 |
| ·INDF 寄存器与FSR 寄存器 | 第39-40页 |
| ·W 寄存器 | 第40-41页 |
| ·地址指针寄存器控制器（Program Counter，PC） | 第41-45页 |
| ·本章小结 | 第45-46页 |
| 第四章 外围模块设计与优化 | 第46-63页 |
| ·中断控制器模块 | 第46-51页 |
| ·与中断相关的寄存器 | 第47-50页 |
| ·中断控制器模块电路图 | 第50-51页 |
| ·计数/定时器模块（Counter/Timer Unit，CTU） | 第51-62页 |
| ·CTU 相关寄存器 | 第52-55页 |
| ·CTU 各模块电路图 | 第55-58页 |
| ·仿真波形 | 第58-62页 |
| ·本章小结 | 第62-63页 |
| 第五章 系统仿真与验证 | 第63-68页 |
| ·模型仿真 | 第63-65页 |
| ·功能仿真 | 第63页 |
| ·时序仿真 | 第63-64页 |
| ·仿真激励设计 | 第64-65页 |
| ·系统的FPGA 验证 | 第65-67页 |
| ·本章小结 | 第67-68页 |
| 第六章 嵌入式微处理器的IP 实现 | 第68-76页 |
| ·物理实现概述 | 第68-70页 |
| ·嵌入式处理器IP 固核实现 | 第70-73页 |
| ·嵌入式处理器IP 硬核实现 | 第73-74页 |
| ·IP 性能评估 | 第74-75页 |
| ·本章小结 | 第75-76页 |
| 第七章 结论与展望 | 第76-77页 |
| 致谢 | 第77-78页 |
| 参考文献 | 第78-80页 |
| 攻硕期间取得的研究成果 | 第80-81页 |
