1024点浮点FFT处理器的研究与实现
| 摘要 | 第1-5页 |
| ABSTRACT | 第5-8页 |
| 第一章 绪论 | 第8-12页 |
| ·通信系统概述 | 第8-9页 |
| ·FFT 处理器研究情况 | 第9页 |
| ·FPGA/ASIC 技术概述 | 第9-10页 |
| ·论文主要研究成果 | 第10-11页 |
| ·论文组织结构 | 第11-12页 |
| 第二章 算法概述 | 第12-19页 |
| ·DFT 离散傅里叶变换 | 第12页 |
| ·快速傅里叶变换 | 第12-14页 |
| ·单精度浮点数格式 | 第14页 |
| ·加法运算 | 第14-15页 |
| ·乘法运算 | 第15-17页 |
| ·迭代算法 | 第16页 |
| ·修正Booth 译码 | 第16-17页 |
| ·Wallce 树压缩 | 第17页 |
| ·FFT 处理器结构 | 第17-19页 |
| 第三章 VLSI 设计方法论 | 第19-27页 |
| ·SOC 与IP 重用设计方法 | 第19页 |
| ·IP 核开发流程 | 第19-20页 |
| ·大规模 FPGA 与 ASIC 技术的融合 | 第20-21页 |
| ·基于 Verilog HDL 可综合设计 | 第21-22页 |
| ·基于 SystemC 建模策略 | 第22-23页 |
| ·自顶向下设计方法学 | 第23页 |
| ·逻辑验证与搭建 Testbench 测试平台 | 第23-25页 |
| ·面向系统芯片的 SOC 验证策略 | 第25-27页 |
| 第四章 FFT 子模块设计 | 第27-47页 |
| ·加/减法运算电路实现 | 第27-29页 |
| ·浮点数加法器 | 第27-28页 |
| ·复数加法器 | 第28页 |
| ·复数减法器 | 第28-29页 |
| ·乘法运算单元实现 | 第29-32页 |
| ·采用Booth 译码的乘法器实现 | 第29-30页 |
| ·我们的改进 | 第30-31页 |
| ·FPGA 自带乘法器实现浮点数乘法器 | 第31页 |
| ·复数乘法器 | 第31-32页 |
| ·蝶形运算单元 | 第32-33页 |
| ·旋转因子表 | 第33-36页 |
| ·存储单元 | 第36-38页 |
| ·输入数据重排 | 第38-40页 |
| ·控制单元 | 第40-47页 |
| ·输入级控制单元 | 第40-42页 |
| ·中间各级控制单元 | 第42-45页 |
| ·输出级控制单元 | 第45-47页 |
| 第五章 顶层模块设计与综合 | 第47-54页 |
| ·基于 DC 的综合策略 | 第47-50页 |
| ·设计中的时序因素 | 第47-48页 |
| ·基于时序约束的逻辑综合 | 第48-49页 |
| ·层次化编译方案 | 第49页 |
| ·综合脚本 | 第49-50页 |
| ·顶层模块设计 | 第50-52页 |
| ·傅里叶逆变换 | 第50页 |
| ·顶层模块接口设计 | 第50-51页 |
| ·状态寄存器 | 第51-52页 |
| ·子模块综合与优化 | 第52-53页 |
| ·运算单元综合 | 第52页 |
| ·控制单元综合 | 第52-53页 |
| ·顶层模块综合与优化 | 第53-54页 |
| 第六章 测试与验证 | 第54-64页 |
| ·FFT 处理器验证方案 | 第54-55页 |
| ·子模块测试与验证 | 第55-56页 |
| ·浮点数与十进制间的转换 | 第56-57页 |
| ·十进制实数转换成二进制标准浮点数 | 第56-57页 |
| ·标准浮点数转换成十进制实数 | 第57页 |
| ·C/mathlab 验证 | 第57-59页 |
| ·C 语言函数生成 | 第57-58页 |
| ·C 语言构建 FFT 处理器运算模型 | 第58-59页 |
| ·顶层模块测试与验证 | 第59-64页 |
| ·功能验证 | 第59-61页 |
| ·随机测试 | 第61页 |
| ·边界测试 | 第61页 |
| ·时序验证 | 第61-62页 |
| ·FPGA 验证 | 第62-64页 |
| 第七章 结语 | 第64-65页 |
| 附录1 FFT 处理器C 语言仿真程序 | 第65-72页 |
| 附录2 中间级 RTL 状态机代码 | 第72-76页 |
| 参考文献 | 第76-78页 |
| 致谢 | 第78-79页 |
| 在读期间发表的学术论文与取得的其他研究成果 | 第79页 |
