X处理器中高速寄存器文件全定制设计与实现
| 摘要 | 第1-11页 |
| ABSTRACT | 第11-12页 |
| 第一章 绪论 | 第12-18页 |
| ·课题研究背景及意义 | 第12-14页 |
| ·相关研究 | 第14-16页 |
| ·本文主要工作及成果 | 第16-17页 |
| ·文章结构 | 第17-18页 |
| 第二章 寄存器文件总体设计及相关技术 | 第18-24页 |
| ·寄存器文件总体设计 | 第18-21页 |
| ·设计目标和接口 | 第18-19页 |
| ·时序设计 | 第19-20页 |
| ·结构设计 | 第20-21页 |
| ·全定制设计技术 | 第21-23页 |
| ·全定制设计流程 | 第21-23页 |
| ·全定制设计工具 | 第23页 |
| ·本章小结 | 第23-24页 |
| 第三章 寄存器文件高速电路设计 | 第24-51页 |
| ·存储位元设计 | 第25-29页 |
| ·存储位元的存值结构 | 第25-27页 |
| ·存储位元的读写端口 | 第27-29页 |
| ·译码模块设计 | 第29-36页 |
| ·静态译码器 | 第29-31页 |
| ·动态多米诺译码器 | 第31-35页 |
| ·读写译码方式 | 第35-36页 |
| ·读出控制电路设计 | 第36-44页 |
| ·双位线预充电路 | 第36-38页 |
| ·灵敏放大器 | 第38-41页 |
| ·线程选择旁路 | 第41-42页 |
| ·写穿透旁路模块 | 第42-44页 |
| ·内部时钟电路设计 | 第44-50页 |
| ·偏斜时钟链设计 | 第44-46页 |
| ·译码时钟clk_dec产生电路 | 第46-47页 |
| ·预充时钟clk_pre产生电路 | 第47-48页 |
| ·差分放大控制时钟clk_sel产生电路 | 第48-49页 |
| ·读写地址比较时钟clk_cmp产生电路 | 第49-50页 |
| ·本章小结 | 第50-51页 |
| 第四章 寄存器文件版图设计 | 第51-70页 |
| ·结构化版图设计 | 第52-60页 |
| ·基础单元版图 | 第53-56页 |
| ·阵列模块版图 | 第56-58页 |
| ·寄存器文件布线情况 | 第58-59页 |
| ·寄存器文件总体版图 | 第59-60页 |
| ·寄生参数效应及优化 | 第60-67页 |
| ·连线的RC延迟及优化 | 第60-64页 |
| ·IR_dorp问题及优化 | 第64-67页 |
| ·寄存器文件模拟结果 | 第67-69页 |
| ·本章小结 | 第69-70页 |
| 第五章 寄存器文件IP化研究 | 第70-75页 |
| ·物理视图的提取 | 第70-71页 |
| ·时序模型的建立 | 第71-74页 |
| ·穷尽电路模拟时序建模方法 | 第71-72页 |
| ·有限电路模拟时序建模方法 | 第72-74页 |
| ·本章小结 | 第74-75页 |
| 第六章 结束语 | 第75-77页 |
| ·课题工作总结 | 第75页 |
| ·未来工作展望 | 第75-77页 |
| 致谢 | 第77-78页 |
| 参考文献 | 第78-81页 |
| 作者在学期间取得的学术成果 | 第81页 |
