应用于NAND闪存的LDPC码译码器架构设计
| 摘要 | 第4-6页 |
| ABSTRACT | 第6-7页 |
| 第1章 绪论 | 第13-17页 |
| 1.1 研究背景和意义 | 第13-14页 |
| 1.2 相关技术的研究现状 | 第14-15页 |
| 1.3 论文工作和组织结构 | 第15-16页 |
| 1.4 课题来源 | 第16-17页 |
| 第2章 LDPC码译码算法 | 第17-27页 |
| 2.1 LDPC码译码算法 | 第17-21页 |
| 2.1.1 Flooding流程的最小和译码算法 | 第17-19页 |
| 2.1.2 Layered流程的最小和译码算法 | 第19-20页 |
| 2.1.3 Shuffled流程的最小和译码算法 | 第20-21页 |
| 2.2 阈值电压选取 | 第21-27页 |
| 2.2.1 NAND Flash颗粒的存储模型 | 第21-22页 |
| 2.2.2 信道编码基础理论 | 第22-23页 |
| 2.2.3 AWGN信道量化模型 | 第23-27页 |
| 第3章 LDPC码译码架构 | 第27-45页 |
| 3.1 基于Latin矩阵的LDPC码 | 第27-34页 |
| 3.1.1 码型构造 | 第27-29页 |
| 3.1.2 译码架构设计 | 第29-31页 |
| 3.1.3 接口说明 | 第31-34页 |
| 3.2 基于Array矩阵的LDPC码 | 第34-41页 |
| 3.2.1 码型构造 | 第34-37页 |
| 3.2.2 译码架构改进 | 第37-41页 |
| 3.3 LDPC码译码系统通用模块简介 | 第41-45页 |
| 3.3.1 通用编码器算法 | 第42-43页 |
| 3.3.2 通用噪声发生器算法 | 第43-45页 |
| 第4章 基于CUDA平台的软件仿真 | 第45-55页 |
| 4.1 CUDA简介 | 第45-47页 |
| 4.2 基于CUDA的LDPC码译码架构 | 第47-54页 |
| 4.2.1 基于GPU的CUDA平台 | 第48页 |
| 4.2.2 内存管理 | 第48-50页 |
| 4.2.3 Flooding流程的最小和译码架构 | 第50-52页 |
| 4.2.4 Layered流程的最小和译码架构 | 第52-54页 |
| 4.3 CUDA仿真 | 第54-55页 |
| 第5章 基于FPGA平台的硬件仿真 | 第55-61页 |
| 5.1 影响因素测试 | 第55-57页 |
| 5.1.1 码型参数设置 | 第55页 |
| 5.1.2 性能测试 | 第55-57页 |
| 5.2 性能对比测试 | 第57-58页 |
| 5.2.1 码型参数设置 | 第57页 |
| 5.2.2 性能测试 | 第57-58页 |
| 5.3 资源统计 | 第58-61页 |
| 第6章 总结与展望 | 第61-63页 |
| 6.1 总结 | 第61页 |
| 6.2 展望 | 第61-63页 |
| 参考文献 | 第63-67页 |
| 硕士期间取得的成果和参与的项目 | 第67-71页 |
| 成果 | 第67页 |
| 论文 | 第67页 |
| 专利 | 第67页 |
| 项目 | 第67-71页 |
| 致谢 | 第71-73页 |
