| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第1章 绪论 | 第8-11页 |
| 1.1 研究背景 | 第8页 |
| 1.2 DDR的国内外研究发展现状 | 第8-10页 |
| 1.3 论文研究意义 | 第10页 |
| 1.4 论文主要结构 | 第10-11页 |
| 第2章 DDR3 SDRAM的内部结构及关键技术 | 第11-25页 |
| 2.1 DDR3 SDRAM功能描述 | 第11页 |
| 2.2 DDR3 SDRAM内部结构 | 第11-13页 |
| 2.3 DDR3 SDRAM引脚定义 | 第13-15页 |
| 2.4 DDR3 SDRAM基本命令 | 第15-16页 |
| 2.5 DDR3 SDRAM模式寄存器 | 第16-18页 |
| 2.6 DDR3 SDRAM读写操作时序 | 第18-23页 |
| 2.6.1 读操作 | 第19-23页 |
| 2.6.2 写操作 | 第23页 |
| 2.7 小结 | 第23-25页 |
| 第3章 DDR3控制器IP的实现 | 第25-39页 |
| 3.1 FPGA简介 | 第25-27页 |
| 3.1.1 FPGA芯片介绍 | 第25页 |
| 3.1.2 FPGA基本结构 | 第25-26页 |
| 3.1.3 采用FPGA设计DDR3控制器的优势 | 第26页 |
| 3.1.4 FPGA一般设计流程 | 第26-27页 |
| 3.2 设计工具 | 第27-28页 |
| 3.3 DDR3 SDRAM的控制器架构 | 第28-29页 |
| 3.3.1 设计方法 | 第28页 |
| 3.3.2 整体架构 | 第28-29页 |
| 3.4 时钟产生模块 | 第29-30页 |
| 3.5 控制模块 | 第30-36页 |
| 3.5.1 初始化模块 | 第30-32页 |
| 3.5.2 状态控制模块 | 第32-34页 |
| 3.5.3 命令产生模块 | 第34-35页 |
| 3.5.4 刷新模块 | 第35-36页 |
| 3.6 数据通道控制模块 | 第36-38页 |
| 3.6.1 读通道模块 | 第36-37页 |
| 3.6.2 写通道模块 | 第37-38页 |
| 3.7 小结 | 第38-39页 |
| 第4章 功能仿真与板级验证 | 第39-46页 |
| 4.1 仿真软件介绍 | 第39页 |
| 4.2 DDR3控制器初始化时序图 | 第39-40页 |
| 4.2.1 初始化仿真时序图 | 第40页 |
| 4.3 DDR3控制器写数据时序图 | 第40-41页 |
| 4.3.1 BC4写数据时序图 | 第40-41页 |
| 4.3.2 BL8写数据时序图 | 第41页 |
| 4.4 DDR3控制器读数据时序图 | 第41-42页 |
| 4.4.1 BC4读数据时序图 | 第41-42页 |
| 4.4.2 BL8读数据时序图 | 第42页 |
| 4.5 DDR3控制器刷新请求响应时序图 | 第42-43页 |
| 4.5.1 刷新响应时序图 | 第42-43页 |
| 4.6 DDR3内存控制器板级验证 | 第43-45页 |
| 4.6.1 硬件平台介绍 | 第43页 |
| 4.6.2 验证方案、流程 | 第43-44页 |
| 4.6.3 系统调试 | 第44-45页 |
| 4.7 小结 | 第45-46页 |
| 第5章 总结与展望 | 第46-48页 |
| 5.1 总结 | 第46页 |
| 5.2 工作展望 | 第46-48页 |
| 参考文献 | 第48-50页 |
| 致谢 | 第50-51页 |
| 附录 DDR3控制器顶层verilog HDL代码 | 第51-56页 |