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雷达信号处理中的高速串行接口互连设计

摘要第3-4页
Abstract第4页
第一章 绪论第7-9页
    1.1 论文产生背景及意义第7页
    1.2 论文的内容安排第7-9页
第二章 雷达信号处理中的高速串行接口总体设计第9-15页
    2.1 雷达信号处理板卡中的高速串行接口互连第9-10页
    2.2 高速串行接口的技术基础第10-15页
        2.2.1 串行/解串 SerDes第10-11页
        2.2.2 时钟数据恢复第11-12页
        2.2.3 线路编码第12页
        2.2.4 时钟修正第12-13页
        2.2.5 线路均衡第13页
        2.2.6 通道绑定第13-15页
第三章 千兆以太网接口设计第15-23页
    3.1 千兆以太网硬件设计第15-17页
        3.1.1 TMS320C6678 的以太网模块第15-16页
        3.1.2 千兆以太网的物理层电路第16-17页
    3.2 DSP 端千兆以太网程序设计第17-20页
        3.2.1 NIMU-specific 层第17页
        3.2.2 以太网 mini-driver 层第17-18页
        3.2.3 CSL 层第18页
        3.2.4 以太网数据传输第18-20页
    3.3 千兆以太网的上位机程序设计第20-23页
第四章 PCIe 接口设计第23-49页
    4.1 PCIe 硬件设计第23-25页
        4.1.1 TMS320C6678 的 PCIe 模块第23-24页
        4.1.2 PCIe 的拓扑结构第24-25页
        4.1.3 PCIe 的原理图设计第25页
    4.2 DSP 之间 PCIe 接口的互连第25-33页
        4.2.1 SerDes 配置第26页
        4.2.2 PCIe 的地址转换第26-30页
        4.2.3 PCIe 数据传输的必要条件第30页
        4.2.4 PCIe 的初始化第30-32页
        4.2.5 PCIe 的中断与数据传输第32-33页
        4.2.6 两片 DSP 之间 PCIe 接口测试结果第33页
    4.3 FPGA 与上位机之间的 PCIe 接口互连第33-44页
        4.3.1 PCIe 的 FPGA 逻辑设计第33-37页
        4.3.2 PCIe 的驱动程序设计第37-42页
        4.3.3 PCIe 的上位机程序设计第42-44页
        4.3.4 FPGA 与上位机之间 PCIe 接口测试结果第44页
    4.4 PCIe 接口的交换第44-49页
        4.4.1 PEX8624 的端口配置第45-47页
        4.4.2 PEX8624 的 Station第47-49页
第五章 SRIO 接口设计第49-75页
    5.1 SRIO 硬件设计第49-51页
        5.1.1 TMS320C6678 的 SRIO 模块第49-50页
        5.1.2 SRIO 的原理图设计第50-51页
    5.2 DSP 端 SRIO 接口程序设计第51-59页
        5.2.1 SRIO 的数据包格式第51页
        5.2.2 SRIO 的串行解串器 SerDes 的配置第51-52页
        5.2.3 SRIO 的数据传输第52-55页
        5.2.4 SRIO 的数据端序(endianness)第55-56页
        5.2.5 DSP 端 SRIO 接口程序的调试第56-59页
    5.3 FPGA 端 SRIO 接口程序设计第59-68页
        5.3.1 SRIO 的 IP 核简介第59-60页
        5.3.2 SRIO 的 IP 核生成和定制第60-61页
        5.3.3 SRIO 的 IP 核程序设计第61-67页
        5.3.4 SRIO 接口性能测试第67-68页
    5.4 SRIO 接口的交换第68-75页
        5.4.1 CPS-1848 的外围管脚第69-72页
        5.4.2 CPS-1848 的数据包路由第72-75页
第六章 总结与展望第75-79页
    6.1 总结第75-76页
    6.2 展望第76-79页
致谢第79-81页
参考文献第81-83页
作者在攻读硕士学位期间(合作)的研究成果第83-84页

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