摘要 | 第3-4页 |
Abstract | 第4页 |
第一章 绪论 | 第7-9页 |
1.1 论文产生背景及意义 | 第7页 |
1.2 论文的内容安排 | 第7-9页 |
第二章 雷达信号处理中的高速串行接口总体设计 | 第9-15页 |
2.1 雷达信号处理板卡中的高速串行接口互连 | 第9-10页 |
2.2 高速串行接口的技术基础 | 第10-15页 |
2.2.1 串行/解串 SerDes | 第10-11页 |
2.2.2 时钟数据恢复 | 第11-12页 |
2.2.3 线路编码 | 第12页 |
2.2.4 时钟修正 | 第12-13页 |
2.2.5 线路均衡 | 第13页 |
2.2.6 通道绑定 | 第13-15页 |
第三章 千兆以太网接口设计 | 第15-23页 |
3.1 千兆以太网硬件设计 | 第15-17页 |
3.1.1 TMS320C6678 的以太网模块 | 第15-16页 |
3.1.2 千兆以太网的物理层电路 | 第16-17页 |
3.2 DSP 端千兆以太网程序设计 | 第17-20页 |
3.2.1 NIMU-specific 层 | 第17页 |
3.2.2 以太网 mini-driver 层 | 第17-18页 |
3.2.3 CSL 层 | 第18页 |
3.2.4 以太网数据传输 | 第18-20页 |
3.3 千兆以太网的上位机程序设计 | 第20-23页 |
第四章 PCIe 接口设计 | 第23-49页 |
4.1 PCIe 硬件设计 | 第23-25页 |
4.1.1 TMS320C6678 的 PCIe 模块 | 第23-24页 |
4.1.2 PCIe 的拓扑结构 | 第24-25页 |
4.1.3 PCIe 的原理图设计 | 第25页 |
4.2 DSP 之间 PCIe 接口的互连 | 第25-33页 |
4.2.1 SerDes 配置 | 第26页 |
4.2.2 PCIe 的地址转换 | 第26-30页 |
4.2.3 PCIe 数据传输的必要条件 | 第30页 |
4.2.4 PCIe 的初始化 | 第30-32页 |
4.2.5 PCIe 的中断与数据传输 | 第32-33页 |
4.2.6 两片 DSP 之间 PCIe 接口测试结果 | 第33页 |
4.3 FPGA 与上位机之间的 PCIe 接口互连 | 第33-44页 |
4.3.1 PCIe 的 FPGA 逻辑设计 | 第33-37页 |
4.3.2 PCIe 的驱动程序设计 | 第37-42页 |
4.3.3 PCIe 的上位机程序设计 | 第42-44页 |
4.3.4 FPGA 与上位机之间 PCIe 接口测试结果 | 第44页 |
4.4 PCIe 接口的交换 | 第44-49页 |
4.4.1 PEX8624 的端口配置 | 第45-47页 |
4.4.2 PEX8624 的 Station | 第47-49页 |
第五章 SRIO 接口设计 | 第49-75页 |
5.1 SRIO 硬件设计 | 第49-51页 |
5.1.1 TMS320C6678 的 SRIO 模块 | 第49-50页 |
5.1.2 SRIO 的原理图设计 | 第50-51页 |
5.2 DSP 端 SRIO 接口程序设计 | 第51-59页 |
5.2.1 SRIO 的数据包格式 | 第51页 |
5.2.2 SRIO 的串行解串器 SerDes 的配置 | 第51-52页 |
5.2.3 SRIO 的数据传输 | 第52-55页 |
5.2.4 SRIO 的数据端序(endianness) | 第55-56页 |
5.2.5 DSP 端 SRIO 接口程序的调试 | 第56-59页 |
5.3 FPGA 端 SRIO 接口程序设计 | 第59-68页 |
5.3.1 SRIO 的 IP 核简介 | 第59-60页 |
5.3.2 SRIO 的 IP 核生成和定制 | 第60-61页 |
5.3.3 SRIO 的 IP 核程序设计 | 第61-67页 |
5.3.4 SRIO 接口性能测试 | 第67-68页 |
5.4 SRIO 接口的交换 | 第68-75页 |
5.4.1 CPS-1848 的外围管脚 | 第69-72页 |
5.4.2 CPS-1848 的数据包路由 | 第72-75页 |
第六章 总结与展望 | 第75-79页 |
6.1 总结 | 第75-76页 |
6.2 展望 | 第76-79页 |
致谢 | 第79-81页 |
参考文献 | 第81-83页 |
作者在攻读硕士学位期间(合作)的研究成果 | 第83-84页 |