基于FPGA的扫频信号发生器的设计与实现
| 摘要 | 第3-4页 |
| ABSTRACT | 第4页 |
| 第一章 概述 | 第7-12页 |
| 1.1 课题研究的背景及意义 | 第7-8页 |
| 1.2 课题国内外研究现状 | 第8-10页 |
| 1.2.1 国外研究现状 | 第8-9页 |
| 1.2.2 国内研究现状 | 第9-10页 |
| 1.3 本论文完成的工作及章节安排 | 第10-11页 |
| 1.3.1 本论文完成的工作 | 第10页 |
| 1.3.2 论文章节安排 | 第10-11页 |
| 1.4 本章小结 | 第11-12页 |
| 第二章 直接数字频率合成技术DDS介绍 | 第12-27页 |
| 2.1 DDS技术原理 | 第12-14页 |
| 2.2 DDS的基本模块组成 | 第14-15页 |
| 2.2.1 相位累加器 | 第14-15页 |
| 2.2.2 波形存储器 | 第15页 |
| 2.2.3 数模转换模块 | 第15页 |
| 2.3 DDS频谱分析 | 第15-25页 |
| 2.3.1 理想DDS的频谱 | 第15-16页 |
| 2.3.2 实际DDS的频谱 | 第16-22页 |
| 2.3.3 抑制杂散信号的几种方法 | 第22-25页 |
| 2.4 DDS技术特点 | 第25-26页 |
| 2.5 本章小结 | 第26-27页 |
| 第三章 正交扫频信号发生器的设计及实现 | 第27-40页 |
| 3.1 FPGA技术 | 第27页 |
| 3.2 正交扫频信号源的实现 | 第27-38页 |
| 3.2.1 频率控制字 | 第28-30页 |
| 3.2.2 寄存器 | 第30-31页 |
| 3.2.3 相位累加器 | 第31页 |
| 3.2.4 正弦、余弦ROM表 | 第31-32页 |
| 3.2.5 DAC模块 | 第32-33页 |
| 3.2.6 正交扫频信号源顶层设计 | 第33-38页 |
| 3.3 输出波形分析 | 第38-39页 |
| 3.4 本章小结 | 第39-40页 |
| 第四章 Quartus Ⅱ软件仿真及系统测试 | 第40-46页 |
| 4.1 仿真平台 | 第40-42页 |
| 4.2 仿真测试 | 第42-45页 |
| 4.3 本章小结 | 第45-46页 |
| 第五章 扫频信号发生器集成的SOPC方案 | 第46-53页 |
| 5.1 SOPC简介 | 第46-48页 |
| 5.2 SOPC技术的实现方式 | 第48页 |
| 5.3 SOPC系统的开发流程 | 第48-49页 |
| 5.4 基于SOPC的Nios Ⅱ处理器设计 | 第49-50页 |
| 5.5 完成SOPC的集成 | 第50-52页 |
| 5.6 本章小结 | 第52-53页 |
| 第六章 总结与展望 | 第53-54页 |
| 6.1 总结 | 第53页 |
| 6.2 展望 | 第53-54页 |
| 参考文献 | 第54-56页 |
| 致谢 | 第56页 |
