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低电压CMOS分数分频锁相环频率综合器关键技术研究

摘要第5-7页
ABSTRACT第7-8页
符号对照表第14-15页
缩略语对照表第15-20页
第一章 绪论第20-26页
    1.1 论文的选题背景及意义第20-22页
    1.2 锁相环频率综合器的研究现状第22-23页
    1.3 论文的主要工作和贡献第23-24页
    1.4 论文的章节结构第24-26页
第二章 锁相环频率综合器概述和系统设计第26-58页
    2.1 锁相环频率综合器结构简介第26-30页
        2.1.1 整数分频锁相环频率综合器第26-27页
        2.1.2 分数分频锁相环频率综合器第27-30页
    2.2 频率综合器的性能指标第30-35页
        2.2.1 相位噪声第30-33页
        2.2.2 杂散第33-34页
        2.2.3 频率分辨率和调谐范围第34页
        2.2.4 锁定时间第34-35页
    2.3 锁相环的S域LTI模型及其环路分析第35-49页
        2.3.1 锁相环的S域LTI模型第35-36页
        2.3.2 三阶锁相环环路分析第36-41页
        2.3.3 四阶锁相环环路分析第41-49页
    2.4 锁相环相位噪声分析第49-55页
    2.5 本章小结第55-58页
第三章 低功耗低相位噪声双环反馈C类VCO第58-94页
    3.1 交叉耦合LC-tank VCO第58-72页
        3.1.1 交叉耦合LC-tank VCO的基本结构和工作原理第58-61页
        3.1.2 交叉耦合LC-tank VCO的相位噪声第61-68页
        3.1.3 低电压下B类VCO设计的挑战第68-72页
    3.2 C类VCO的工作原理、优势以及存在的问题第72-76页
    3.3 新型双环反馈C类VCO第76-92页
        3.3.1 新型C类VCO的电路结构和工作原理第78-80页
        3.3.2 平稳振荡阶段的振幅恒定控制第80-83页
        3.3.3 起振阶段的可靠性增强第83-85页
        3.3.4 环路稳定性分析与设计第85-89页
        3.3.5 仿真结果第89-92页
    3.4 本章小结第92-94页
第四章 数字 ΔΣ 调制器和分频器第94-118页
    4.1 数字 ΔΣ 调制器第94-105页
        4.1.1 数字 ΔΣ 调制器的基本结构和原理第94-98页
        4.1.2 MASH111 结构数字 ΔΣ 调制器第98-101页
        4.1.3 多比特量化的单级高阶数字 ΔΣ 调制器第101-105页
        4.1.4 数字 ΔΣ 调制器的电路实现第105页
    4.2 高速二分频器第105-108页
    4.3 N/N+1 双模预分频器第108-114页
    4.4 用于实现分数分频的可编程分频器第114-116页
    4.5 本章小结第116-118页
第五章 锁相环频率综合器其他模块第118-134页
    5.1 鉴频鉴相器(PFD)第118-120页
    5.2 低电压高性能可编程电荷泵第120-129页
        5.2.1 传统电荷泵的非理想因素第120-121页
        5.2.2 本文提出的可编程电荷泵第121-126页
        5.2.3 仿真结果与讨论第126-129页
    5.3 低电压带隙基准电路第129-132页
    5.4 本章小结第132-134页
第六章 芯片实现和测试结果第134-150页
    6.1 双环反馈C类VCO原型芯片的实现和测试结果第134-140页
    6.2 分数分频锁相环频率综合器原型芯片的实现和测试结果第140-147页
        6.2.1 频率综合器原型的设计与仿真第140-142页
        6.2.2 频率综合器原型芯片的测试结果第142-147页
    6.3 本章小结第147-150页
第七章 总结与展望第150-154页
    7.1 本文工作的总结第150-151页
    7.2 对未来研究方向的展望第151-154页
参考文献第154-164页
致谢第164-166页
作者简介第166-168页

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