| 中文摘要 | 第3-4页 |
| Abstract | 第4-5页 |
| 第1章 引言 | 第9-14页 |
| 1.1 研究背景 | 第9-10页 |
| 1.2 国内外现状 | 第10-12页 |
| 1.2.1 算法研究 | 第11页 |
| 1.2.2 结构研究 | 第11-12页 |
| 1.2.3 近期研究成果 | 第12页 |
| 1.3 研究内容 | 第12-13页 |
| 1.4 章节安排 | 第13-14页 |
| 第2章 FFT算法及结构的研究与设计 | 第14-28页 |
| 2.1 802.11ac协议介绍 | 第14-16页 |
| 2.1.1 802.11ac协议特点 | 第14-15页 |
| 2.1.2 802.11ac系统中FFT处理器要求 | 第15-16页 |
| 2.2 FFT算法分析 | 第16-23页 |
| 2.2.1 基-2 FFT算法 | 第18-20页 |
| 2.2.2 混合基FFT算法 | 第20-22页 |
| 2.2.3 算法选择 | 第22-23页 |
| 2.3 FFT结构分析 | 第23-25页 |
| 2.3.1 FFT流水线结构 | 第23-25页 |
| 2.3.2 FFT结构选择 | 第25页 |
| 2.4 FFT算法验证 | 第25-27页 |
| 2.5 本章小结 | 第27-28页 |
| 第3章 FFT处理器整序和运算单元的设计 | 第28-48页 |
| 3.1 输入整序模块 | 第28-33页 |
| 3.1.1 倒位序特点 | 第28页 |
| 3.1.2 输入整序模块结构 | 第28-30页 |
| 3.1.3 输入整序模块实现 | 第30-33页 |
| 3.2 输出整序模块 | 第33-37页 |
| 3.2.1 输出整序结构方案 | 第33-35页 |
| 3.2.2 输出整序结构方案对比 | 第35-37页 |
| 3.3 加法运算单元 | 第37-39页 |
| 3.3.1 加法器基本单元 | 第37页 |
| 3.3.2 加法器结构 | 第37-39页 |
| 3.3.3 加法器仿真验证 | 第39页 |
| 3.4 乘法运算单元 | 第39-47页 |
| 3.4.1 优化Booth算法 | 第39-41页 |
| 3.4.2 基于数学概率法的固定位宽乘法器 | 第41-43页 |
| 3.4.3 FFT处理器中乘法器的实现 | 第43-45页 |
| 3.4.4 乘法器仿真验证 | 第45-46页 |
| 3.4.5 乘法器逻辑综合 | 第46-47页 |
| 3.5 本章小结 | 第47-48页 |
| 第4章 FFT处理器整体架构及仿真验证 | 第48-63页 |
| 4.1 FFT处理器总体架构 | 第48-49页 |
| 4.2 FFT处理器各模块设计 | 第49-56页 |
| 4.2.1 基-8蝶形运算单元 | 第49-53页 |
| 4.2.2 数据切换结构 | 第53-55页 |
| 4.2.3 基-2蝶形运算单元 | 第55-56页 |
| 4.3 系统验证和性能分析 | 第56-62页 |
| 4.3.1 Modelsim和MATLAB联合仿真验证 | 第57-59页 |
| 4.3.2 逻辑综合 | 第59-61页 |
| 4.3.3 性能分析 | 第61-62页 |
| 4.4 本章小结 | 第62-63页 |
| 第5章 FFT处理器的物理设计 | 第63-85页 |
| 5.1 工艺库数据分析 | 第64-66页 |
| 5.1.1 时序文件分析 | 第64-65页 |
| 5.1.2 物理文件分析 | 第65-66页 |
| 5.2 平面规划 | 第66-67页 |
| 5.3 电源网络规划 | 第67-69页 |
| 5.4 布局 | 第69-71页 |
| 5.5 时钟树综合 | 第71-77页 |
| 5.5.1 时序分析 | 第71-72页 |
| 5.5.2 时钟树综合 | 第72-75页 |
| 5.5.3 时钟布线 | 第75-77页 |
| 5.6 布线 | 第77-78页 |
| 5.7 可制造性设计 | 第78-80页 |
| 5.8 FFT处理器IP核验证 | 第80-84页 |
| 5.8.1 功能完整性验证 | 第80-81页 |
| 5.8.2 静态时序分析 | 第81-83页 |
| 5.8.3 物理验证 | 第83-84页 |
| 5.9 本章小结 | 第84-85页 |
| 总结与展望 | 第85-88页 |
| 参考文献 | 第88-91页 |
| 致谢 | 第91-92页 |
| 附录A | 第92-94页 |
| 附录B | 第94-95页 |
| 个人简历、在学期间的研究成果及发表的学术论文 | 第95页 |