| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 第一章 绪论 | 第12-17页 |
| 1.1 课题的研究的背景和意义 | 第12页 |
| 1.2 相关技术的研究进展与发展动态 | 第12-15页 |
| 1.3 课题的研究重点 | 第15页 |
| 1.4 本论文的内容安排 | 第15-17页 |
| 第二章 系统硬件平台的搭建 | 第17-27页 |
| 2.1 系统指标分析及制定模块指标 | 第17-20页 |
| 2.1.1 数据缓存和高速接口的选择 | 第17-18页 |
| 2.1.2 采样板指标的确定 | 第18-19页 |
| 2.1.3 确定信号调理电路的指标 | 第19-20页 |
| 2.1.4 确定时钟源的指标 | 第20页 |
| 2.1.5 确定电源板和控制板的指标 | 第20页 |
| 2.2 系统方案整理 | 第20-26页 |
| 2.2.1 信号调理电路 | 第22页 |
| 2.2.2 采样板 | 第22-25页 |
| 2.2.3 Xilinx ML605评估套件 | 第25-26页 |
| 2.3 本章小结 | 第26-27页 |
| 第三章 时间交替采样技术校准技术研究 | 第27-45页 |
| 3.1 时间交替ADC的误差 | 第28-38页 |
| 3.1.1 偏置失配 | 第28-30页 |
| 3.1.2 增益失配 | 第30-31页 |
| 3.1.3 相位失配 | 第31-34页 |
| 3.1.4 带宽失配 | 第34-37页 |
| 3.1.5 时钟抖动 | 第37页 |
| 3.1.6 总结 | 第37-38页 |
| 3.2 时间交替采样ADC的校准 | 第38-44页 |
| 3.2.1 ADC EV10AQ190简介 | 第40-41页 |
| 3.2.2 EV10AQ190的校准接口及校准流程 | 第41-44页 |
| 3.3 本章小结 | 第44-45页 |
| 第四章 高速多通道数据采集系统中的数据传输 | 第45-64页 |
| 4.1 FPGA与ADC的数据接口 | 第45-50页 |
| 4.1.1 ADC EV10AQ190的输出接口和时序 | 第45-47页 |
| 4.1.2 Virtex-6 FPGA的输入端口 | 第47-48页 |
| 4.1.3 ADC与FPGA接口小结 | 第48-50页 |
| 4.2 FPGA接收到的ADC数据错误的原因分析 | 第50-51页 |
| 4.2.1 高速数据的亚稳态 | 第50-51页 |
| 4.2.2 ADC各个引脚数据的对齐 | 第51页 |
| 4.3 调节数据延时解决亚稳态和数据对齐问题 | 第51-63页 |
| 4.3.1 针对亚稳态的数据中心与时钟边沿对齐算法研究 | 第55-58页 |
| 4.3.2 针对数据不齐的多引脚数据自动对齐算法研究 | 第58-60页 |
| 4.3.3 两个算法的FPGA实现 | 第60-63页 |
| 4.4 本章小结 | 第63-64页 |
| 第五章 系统测试 | 第64-78页 |
| 5.1 系统测试环境 | 第64-66页 |
| 5.2 校准FPGA的IODelay | 第66-67页 |
| 5.3 校准ADC的Gain、Offset、Phase | 第67-75页 |
| 5.4 ADC校准结果实测 | 第75-77页 |
| 5.5 本章小结 | 第77-78页 |
| 第六章 总结与展望 | 第78-79页 |
| 致谢 | 第79-80页 |
| 参考文献 | 第80-83页 |
