| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第11-13页 |
| 缩略语对照表 | 第13-18页 |
| 第一章 绪论 | 第18-26页 |
| 1.1 信息论与信道编码 | 第18-20页 |
| 1.2 LDPC码的构造与实现技术 | 第20-22页 |
| 1.3 编码调制技术发展 | 第22-23页 |
| 1.4 研究内容与行文安排 | 第23-26页 |
| 第二章 LDPC码及其编码调制系统 | 第26-56页 |
| 2.1 基础知识 | 第26-30页 |
| 2.1.1 有限域 | 第26-28页 |
| 2.1.2 线性分组码 | 第28-30页 |
| 2.2 LDPC码的基本原理 | 第30-43页 |
| 2.2.1 LDPC码的定义 | 第30-31页 |
| 2.2.2 LDPC码的结构 | 第31-34页 |
| 2.2.3 LDPC码的编码原理 | 第34-38页 |
| 2.2.4 LDPC码的译码原理 | 第38-43页 |
| 2.3 结构化LDPC码构造方法 | 第43-47页 |
| 2.4 多元LDPC编码调制系统 | 第47-54页 |
| 2.4.1 多元LDPC编码调制系统模型 | 第48-49页 |
| 2.4.2 自适应编码调制系统性能分析 | 第49-54页 |
| 2.5 本章小结 | 第54-56页 |
| 第三章 面向空间通信的多速率LDPC编码器FPGA设计 | 第56-84页 |
| 3.1 面向空间通信的LDPC码 | 第56-58页 |
| 3.2 深空LDPC码速率兼容编码器设计 | 第58-67页 |
| 3.2.1 深空LDPC码校验矩阵 | 第58-61页 |
| 3.2.2 深空LDPC码生成矩阵 | 第61-62页 |
| 3.2.3 反馈移位寄存编码器 | 第62-64页 |
| 3.2.4 速率兼容编码器硬件兼容设计 | 第64-67页 |
| 3.3 多元LDPC编码器设计 | 第67-71页 |
| 3.3.1 多元LDPC编码器兼容结构 | 第67-68页 |
| 3.3.2 多元域编码算法 | 第68-70页 |
| 3.3.3 多元LDPC编码器硬件设计 | 第70-71页 |
| 3.4 多速率LDPC码编码器设计 | 第71-76页 |
| 3.4.1 多速率LDPC码矩阵结构 | 第71-72页 |
| 3.4.2 多速率编码器硬件兼容设计 | 第72-76页 |
| 3.5 随机结构LDPC编码器设计 | 第76-83页 |
| 3.5.1 块对角随机LDPC码校验矩阵 | 第76-79页 |
| 3.5.2 随机结构编码器硬件设计 | 第79-83页 |
| 3.6 本章小结 | 第83-84页 |
| 第四章 面向空间通信的多速率LDPC译码器FPGA设计 | 第84-108页 |
| 4.1 最小和译码算法 | 第84-85页 |
| 4.2 深空LDPC码速率兼容译码器设计 | 第85-92页 |
| 4.2.1 译码器系统结构 | 第86-87页 |
| 4.2.2 译码器方案选取 | 第87-90页 |
| 4.2.3 译码器硬件设计 | 第90-92页 |
| 4.3 固定码长多速率LDPC译码器设计 | 第92-103页 |
| 4.3.1 多速率LDPC码矩阵掩模技术 | 第92-95页 |
| 4.3.2 多速率译码器CNU单元设计 | 第95-98页 |
| 4.3.3 多速率译码器VNU单元设计 | 第98-100页 |
| 4.3.4 多速率译码器硬件兼容设计 | 第100-103页 |
| 4.4 随机结构LDPC译码器设计 | 第103-106页 |
| 4.5 本章小结 | 第106-108页 |
| 第五章 结论 | 第108-110页 |
| 参考文献 | 第110-114页 |
| 致谢 | 第114-116页 |
| 作者简介 | 第116-118页 |