| 摘要 | 第10-12页 |
| ABSTRACT | 第12-13页 |
| 第一章 绪论 | 第14-18页 |
| 1.1 引言 | 第14-15页 |
| 1.2 研究的意义 | 第15-16页 |
| 1.3 研究的挑战 | 第16页 |
| 1.4 本文的主要工作 | 第16-17页 |
| 1.5 论文结构 | 第17-18页 |
| 第二章 多FPGA系统的技术背景 | 第18-28页 |
| 2.1 FPGA基础介绍 | 第18-23页 |
| 2.1.1 FPGA概述 | 第18-19页 |
| 2.1.2 FPGA的芯片结构 | 第19-21页 |
| 2.1.3 V7系列FPGA的特点 | 第21-22页 |
| 2.1.4 FPGA系统的设计开发流程 | 第22-23页 |
| 2.2 FPGA原型系统验证 | 第23-24页 |
| 2.3 FPGA的研究发展趋势 | 第24-25页 |
| 2.3.1 FPGA芯片技术发展趋势 | 第24-25页 |
| 2.3.2 未来EDA设计方法的发展趋势 | 第25页 |
| 2.4 多FPGA系统的设计开发流程 | 第25-27页 |
| 2.5 本章小结 | 第27-28页 |
| 第三章 多FPGA系统的时钟同步方案的实现研究 | 第28-38页 |
| 3.1 FPGA的时钟结构 | 第28-32页 |
| 3.1.1 FPGA时钟树 | 第28-29页 |
| 3.1.2 V7的时钟资源 | 第29-32页 |
| 3.2 多FPGA的时钟同步 | 第32-34页 |
| 3.2.1“工”字形布线 | 第32页 |
| 3.2.2 FPGA外部时钟树 | 第32-33页 |
| 3.2.3 基于MMCM的全局时钟同步 | 第33-34页 |
| 3.3 多FPGA原型验证平台的时钟系统介绍 | 第34-36页 |
| 3.3.1 时钟系统构成 | 第34-35页 |
| 3.3.2 时钟系统测试 | 第35-36页 |
| 3.4 本章小结 | 第36-38页 |
| 第四章 多FPGA系统的互连模块的研究 | 第38-50页 |
| 4.1 时分复用的基本思想 | 第38页 |
| 4.2 时钟源同步数据传输 | 第38-39页 |
| 4.3 多FPGA系统互连结构研究 | 第39-41页 |
| 4.3.1 线阵结构 | 第39页 |
| 4.3.2 网格结构 | 第39-40页 |
| 4.3.3 虚拟连接技术 | 第40-41页 |
| 4.4 多FPGA原型验证系统的互连结构的设计与实现 | 第41-47页 |
| 4.4.1 系统总体方案设计 | 第41-42页 |
| 4.4.2 时钟复位延时控制单元 | 第42-43页 |
| 4.4.3 信号发送单元 | 第43-45页 |
| 4.4.4 信号接收单元整体设计 | 第45-46页 |
| 4.4.5 位对齐、字对齐模块设计 | 第46-47页 |
| 4.5 多FPGA原型验证系统的互连结构设计测试 | 第47-48页 |
| 4.6 本章小结 | 第48-50页 |
| 第五章 多FPGA系统的连接外部存储设备控制器的实现 | 第50-58页 |
| 5.1 总体方案设计 | 第50-51页 |
| 5.2 控制器设计 | 第51-55页 |
| 5.2.1 UART部分 | 第51-53页 |
| 5.2.2 控制总线AXI4部分 | 第53-54页 |
| 5.2.3 Flash控制部分 | 第54-55页 |
| 5.2.4 Block RAM部分 | 第55页 |
| 5.2.5 SPI接口部分 | 第55页 |
| 5.3 系统仿真结果与分析 | 第55-56页 |
| 5.4 本章小结 | 第56-58页 |
| 第六章 实验数据分析 | 第58-66页 |
| 6.1 实验环境 | 第58-62页 |
| 6.1.1 综合工具Synplify | 第58页 |
| 6.1.2 分割工具TAI_player | 第58-59页 |
| 6.1.3 实现工具VIVADO | 第59-61页 |
| 6.1.4 实验中的多FPGA原型验证系统 | 第61-62页 |
| 6.2 实验中工程设计的逻辑资源分析 | 第62页 |
| 6.3 互连结构的软件仿真数据分析 | 第62-63页 |
| 6.4 互连结构的真实测试数据分析 | 第63-64页 |
| 6.5 本章小结 | 第64-66页 |
| 第七章 总结与展望 | 第66-68页 |
| 7.1 工作总结 | 第66页 |
| 7.2 展望 | 第66-68页 |
| 致谢 | 第68-70页 |
| 参考文献 | 第70-74页 |
| 作者在学期间取得的学术成果 | 第74页 |