面向5G的多元LDPC码研究及实现
| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 第一章 绪论 | 第9-17页 |
| 1.1 5G中的候选信道编码方案 | 第9-11页 |
| 1.2 多元LDPC码 | 第11-13页 |
| 1.2.1 分析与构造 | 第11-12页 |
| 1.2.2 译码与实现 | 第12-13页 |
| 1.3 FPGA异构计算 | 第13-14页 |
| 1.4 物理层网络编码 | 第14-15页 |
| 1.5 本文的主要工作及篇章结构 | 第15-17页 |
| 第二章 多元LDPC码的介绍及译码算法 | 第17-27页 |
| 2.1 多元LDPC码基本原理 | 第17-19页 |
| 2.1.1 有限域的介绍 | 第17-18页 |
| 2.1.2 多元LDPC码的结构 | 第18-19页 |
| 2.2 多元LDPC码的各类译码算法 | 第19-24页 |
| 2.2.1 Q进制乘积求和算法 | 第19-21页 |
| 2.2.2 拓展最小和算法 | 第21-23页 |
| 2.2.3 格形拓展最小和算法 | 第23-24页 |
| 2.3 各类译码算法的比较 | 第24-27页 |
| 2.3.1 仿真性能对比 | 第24-25页 |
| 2.3.2 复杂度对比 | 第25-27页 |
| 第三章 多元LDPC码的分析与构造方法 | 第27-45页 |
| 3.1 多元LDPC码性能分析方法 | 第27-31页 |
| 3.1.1 预备知识 | 第27-30页 |
| 3.1.2 算法描述 | 第30-31页 |
| 3.2 NB-QC-PLDPC码构造方案 | 第31-38页 |
| 3.2.1 构造的基本流程 | 第31-33页 |
| 3.2.2 优化原型图基矩阵 | 第33-34页 |
| 3.2.3 优化移位参数 | 第34-37页 |
| 3.2.4 优化非零元组 | 第37-38页 |
| 3.3 NB-QC-PLDPC码构造实例 | 第38-45页 |
| 3.3.1 不同原型图结构的性能 | 第38-40页 |
| 3.3.2 码长较短情形下的性能 | 第40-41页 |
| 3.3.3 码长以及调制阶数的影响 | 第41-43页 |
| 3.3.4 高码率码字的性能 | 第43-45页 |
| 第四章 基于FPGA的异构计算平台实现 | 第45-67页 |
| 4.1 异构计算平台实现 | 第45-48页 |
| 4.1.1 PCIe总线及硬件平台介绍 | 第46-47页 |
| 4.1.2 基于PCIe接口的数据交换 | 第47-48页 |
| 4.2 多元LDPC码编码器设计 | 第48-56页 |
| 4.2.1 GF(q)域算术运算的实现 | 第48-53页 |
| 4.2.2 码字结构设计及编码方式 | 第53-54页 |
| 4.2.3 编码器的硬件实现结果 | 第54-56页 |
| 4.3 多元LDPC码解码器设计 | 第56-67页 |
| 4.3.1 基于T-EMS算法的实现结构 | 第57-58页 |
| 4.3.2 变量节点更新环节 | 第58-60页 |
| 4.3.3 校验节点更新环节 | 第60-65页 |
| 4.3.4 解码器的总体实现与分析 | 第65-67页 |
| 第五章 多元LDPC码在PLNC系统中的应用 | 第67-83页 |
| 5.1 物理层网络编码系统简介 | 第67-71页 |
| 5.1.1 两路中继系统 | 第67-68页 |
| 5.1.2 中继端检测算法 | 第68-70页 |
| 5.1.3 中继端译码算法 | 第70-71页 |
| 5.2 广义的多元译码与网络编码算法 | 第71-77页 |
| 5.2.1 GCNC算法导出 | 第71-74页 |
| 5.2.2 三种CNC算法仿真对比 | 第74-75页 |
| 5.2.3 互信息量分析 | 第75-77页 |
| 5.3 载波相位差问题的分析及解决 | 第77-83页 |
| 5.3.1 符号预旋转发射方案 | 第77-79页 |
| 5.3.2 仿真结果与分析 | 第79-83页 |
| 第六章 全文总结与展望 | 第83-85页 |
| 6.1 论文内容总结 | 第83-84页 |
| 6.2 工作展望 | 第84-85页 |
| 参考文献 | 第85-91页 |
| 作者简介 | 第91-93页 |
| 致谢 | 第93页 |
