千兆网络协议处理器的缓存管理单元的设计
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第一章 绪论 | 第8-12页 |
| 1.1 课题背景与意义 | 第8-9页 |
| 1.2 国内外研究现状 | 第9-10页 |
| 1.3 研究内容与设计指标 | 第10-11页 |
| 1.3.1 研究内容 | 第10页 |
| 1.3.2 设计指标 | 第10-11页 |
| 1.4 论文结构 | 第11-12页 |
| 第二章 缓存管理的相关技术 | 第12-22页 |
| 2.1 AXI总线协议概述 | 第12-17页 |
| 2.1.1 AXI总线通道结构 | 第12-13页 |
| 2.1.2 AXI总线基本读写操作 | 第13-14页 |
| 2.1.3 AXI总线通道信号描述 | 第14-16页 |
| 2.1.4 AXI总线通道握手机制 | 第16-17页 |
| 2.2 缓存地址管理方式 | 第17-18页 |
| 2.2.1 基于同步FIFO的地址管理方式 | 第17-18页 |
| 2.2.2 基于Bitmap算法的地址管理方式 | 第18页 |
| 2.3 缓存空间管理方式 | 第18-20页 |
| 2.3.1 分页式存储管理方式 | 第19页 |
| 2.3.2 分区式存储管理方式 | 第19-20页 |
| 2.4 缓存管理仲裁算法 | 第20-21页 |
| 2.4.1 固权仲裁算法 | 第20页 |
| 2.4.2 轮询仲裁算法 | 第20-21页 |
| 2.4.3 彩票仲裁算法 | 第21页 |
| 2.5 本章小结 | 第21-22页 |
| 第三章 缓存管理单元的方案设计 | 第22-30页 |
| 3.1 缓存管理单元的整体系统分析 | 第22-23页 |
| 3.2 缓存管理单元的实现方案分析 | 第23-28页 |
| 3.2.1 缓存管理方案一分析 | 第23-24页 |
| 3.2.2 缓存管理方案二分析 | 第24-25页 |
| 3.2.3 缓存管理方案评定 | 第25-28页 |
| 3.3 本章小结 | 第28-30页 |
| 第四章 缓存管理单元的硬件设计 | 第30-62页 |
| 4.1 缓存管理单元的整体架构设计 | 第30-32页 |
| 4.2 缓存ID请求预处理模块设计 | 第32-33页 |
| 4.3 缓存ID请求仲裁模块设计 | 第33-38页 |
| 4.4 缓存ID申请释放模块设计 | 第38-46页 |
| 4.4.1 缓存ID申请子模块设计 | 第39-41页 |
| 4.4.2 缓存ID释放子模块设计 | 第41-43页 |
| 4.4.3 缓存ID协调子模块设计 | 第43-46页 |
| 4.5 缓存数据请求预处理模块设计 | 第46-51页 |
| 4.5.1 数据搬移预处理子模块设计 | 第47-49页 |
| 4.5.2 读写请求预处理子模块设计 | 第49-51页 |
| 4.6 缓存数据请求处理模块设计 | 第51-57页 |
| 4.6.1 缓存数据请求仲裁子模块设计 | 第51-52页 |
| 4.6.2 缓存数据写处理子模块设计 | 第52-54页 |
| 4.6.3 缓存数据读处理子模块设计 | 第54-57页 |
| 4.7 总线接口模块设计 | 第57-61页 |
| 4.7.1 总线写接口子模块设计 | 第57-59页 |
| 4.7.2 总线读接口子模块设计 | 第59-61页 |
| 4.8 本章小结 | 第61-62页 |
| 第五章 验证及结果分析 | 第62-80页 |
| 5.1 功能验证 | 第62-72页 |
| 5.1.1 模块级功能验证 | 第62-68页 |
| 5.1.2 系统级功能验证 | 第68-72页 |
| 5.2 DC逻辑综合 | 第72-75页 |
| 5.2.1 DC逻辑综合概述 | 第72-73页 |
| 5.2.2 DC综合相关设置 | 第73-74页 |
| 5.2.3 综合及报告输出 | 第74-75页 |
| 5.3 FPGA验证 | 第75-78页 |
| 5.3.1 验证方案 | 第76-77页 |
| 5.3.2 综合报告 | 第77页 |
| 5.3.3 板级验证 | 第77-78页 |
| 5.4 结果分析 | 第78-79页 |
| 5.5 本章小结 | 第79-80页 |
| 第六章 总结与展望 | 第80-82页 |
| 6.1 总结 | 第80页 |
| 6.2 展望 | 第80-82页 |
| 参考文献 | 第82-84页 |
| 致谢 | 第84-86页 |
| 攻读硕士学位期间发表的论文和专利 | 第86页 |
