复杂指令集快速译码设计
| 摘要 | 第1-3页 |
| Abstract | 第3-4页 |
| 目录 | 第4-6页 |
| 第一章 绪论 | 第6-10页 |
| ·课题的背景及来源 | 第6-7页 |
| ·国内外研究现状 | 第7-8页 |
| ·论文的安排 | 第8-10页 |
| 第二章 指令集分析 | 第10-21页 |
| ·指令系统研究 | 第10-14页 |
| ·指令系统的定义 | 第10-11页 |
| ·指令特征 | 第11-13页 |
| ·指令系统的发展 | 第13-14页 |
| ·龙腾C1指令集分析 | 第14-21页 |
| ·INTEL486指令研究 | 第15-19页 |
| ·规律总结 | 第19-21页 |
| 第三章 快速译码设计策略 | 第21-43页 |
| ·芯片概述及译码器功能描述 | 第21-23页 |
| ·基本译码设计思路 | 第23-30页 |
| ·基本译码器 | 第23-26页 |
| ·状态分拆法改进基本译码器 | 第26-30页 |
| ·快速译码的方案和讨论 | 第30-43页 |
| ·增加译码器功能部件 | 第31-35页 |
| ·组合电路的延时 | 第31-32页 |
| ·利用空间并行性进行长度译码 | 第32-35页 |
| ·译码器的流水线 | 第35-43页 |
| ·流水线技术讨论 | 第36-38页 |
| ·指令译码器流水线设计 | 第38-43页 |
| 第四章 快速译码器的实现 | 第43-59页 |
| ·实现概述 | 第43-44页 |
| ·电路实现 | 第44-49页 |
| ·译码器整体结构 | 第44页 |
| ·预取单元 | 第44-46页 |
| ·预取地址产生模块 | 第45页 |
| ·预取队列 | 第45-46页 |
| ·长度译码单元 | 第46-49页 |
| ·地址计算单元设计 | 第49页 |
| ·验证 | 第49-56页 |
| ·验证技术概述 | 第49-51页 |
| ·单模块验证 | 第51-52页 |
| ·VERA验证 | 第52-56页 |
| ·功能测试结果 | 第56-59页 |
| 第五章 Pentium译码器的研究 | 第59-66页 |
| ·Pentium处理器系统结构 | 第59-62页 |
| ·Pentium译码器的特点 | 第62-64页 |
| ·指令集和预取 | 第62-63页 |
| ·译码逻辑 | 第63-64页 |
| ·译码器设计思路探讨 | 第64-66页 |
| 第六章 结束语 | 第66-67页 |
| 在研究生期间发表的论文 | 第67-68页 |
| 致谢 | 第68-69页 |
| 参考文献 | 第69-71页 |
