双精度64位浮点乘法运算单元的设计与实现
| 摘要 | 第1-4页 |
| ABSTRACT | 第4-6页 |
| 目录 | 第6-8页 |
| 第一章 绪论 | 第8-17页 |
| ·研究背景 | 第8页 |
| ·国内外研究现状 | 第8-11页 |
| ·整数加法器 | 第8-10页 |
| ·浮点乘法运算单元 | 第10-11页 |
| ·FPGA设计概述 | 第11-15页 |
| ·面向FPGA的EDA开发流程及EDA工具 | 第11-12页 |
| ·硬件描述语言的选择——Verilog | 第12页 |
| ·SOPC及其相关技术 | 第12-13页 |
| ·硬件平台 | 第13-14页 |
| ·仿真工具—SignalTap II | 第14-15页 |
| ·论文创新点 | 第15页 |
| ·论文结构 | 第15-17页 |
| 第二章 桶形整数加法器 | 第17-31页 |
| ·加法器运算电路原理 | 第17-23页 |
| ·半加器(HA，Half Adder) | 第17-18页 |
| ·全加器(FA，Full Adder) | 第18-19页 |
| ·传统加法器 | 第19-23页 |
| ·加法器电路基本结构 | 第19-20页 |
| ·行波进位加法器 | 第20页 |
| ·跳跃进位加法器 | 第20-21页 |
| ·进位选择加法器 | 第21-22页 |
| ·超前进位加法器 | 第22-23页 |
| ·桶形整数加法算法 | 第23-26页 |
| ·算法基本原理 | 第23-24页 |
| ·复杂度分析 | 第24-26页 |
| ·桶形加法算法的实现与性能分析 | 第26-30页 |
| ·桶形整数加法器的FPGA实现 | 第26-27页 |
| ·仿真结果 | 第27-28页 |
| ·性能分析 | 第28-30页 |
| ·本章小结 | 第30-31页 |
| 第三章 基于Vedic的二进制整数乘法 | 第31-40页 |
| ·乘法器的原理及体系结构 | 第31-32页 |
| ·常见的乘法器结构和算法 | 第32-36页 |
| ·迭代乘法器 | 第32-33页 |
| ·阵列乘法器 | 第33-34页 |
| ·Booth算法 | 第34页 |
| ·二阶(基4)Booth算法 | 第34-35页 |
| ·三阶(基8)Booth算法 | 第35-36页 |
| ·Vedic乘法原理 | 第36-37页 |
| ·基于Vedic的二进制整数乘法 | 第37-39页 |
| ·部分积产生 | 第37-38页 |
| ·部分积压缩 | 第38-39页 |
| ·最终累加 | 第39页 |
| ·本章小结 | 第39-40页 |
| 第四章 双精度浮点乘法运算单元的设计 | 第40-44页 |
| ·IEEE-754标准 | 第40-41页 |
| ·基于VEDIC的64位浮点乘法运算单元的设计 | 第41-43页 |
| ·运算单元整体设计 | 第41-42页 |
| ·尾数乘法器设计 | 第42-43页 |
| ·操作数的规格化 | 第43页 |
| ·积的舍入与再规格化 | 第43页 |
| ·本章小结 | 第43-44页 |
| 第五章 64位双精度浮点乘法器的硬件设计 | 第44-55页 |
| ·系统整体结构 | 第44-45页 |
| ·关键模块的实现 | 第45-50页 |
| ·Nios核与Avalon总线接口 | 第45-47页 |
| ·控制与计数模块 | 第47-49页 |
| ·Vedic运算单元 | 第49-50页 |
| ·驱动编写 | 第50-52页 |
| ·运算单元的测试与验证 | 第52-53页 |
| ·本章小结 | 第53-55页 |
| 第六章 结论与展望 | 第55-57页 |
| ·结论 | 第55页 |
| ·展望 | 第55-57页 |
| 参考文献 | 第57-63页 |
| 附录 | 第63-77页 |
| 致谢 | 第77-78页 |
| 攻读学位期间主要的研究成果 | 第78页 |
