卷积神经网络的全可编程SOC实现
| 摘要 | 第3-4页 |
| ABSTRACT | 第4-5页 |
| 第1章 绪论 | 第9-15页 |
| 1.1 研究背景及意义 | 第9-10页 |
| 1.2 国内外研究现状 | 第10-13页 |
| 1.3 本文的内容安排和创新点 | 第13-15页 |
| 第2章 卷积神经网络的总体实现方案 | 第15-23页 |
| 2.1 需求分析 | 第15页 |
| 2.2 开发平台 | 第15-21页 |
| 2.2.1 Zybo开发板 | 第15-16页 |
| 2.2.2 Zynq-7000 SoC简介 | 第16-17页 |
| 2.2.3 基于Zynq平台的设计流程 | 第17-18页 |
| 2.2.4 PS与PL的接口 | 第18-20页 |
| 2.2.5 实现加速器的相关逻辑资源 | 第20-21页 |
| 2.3 总体方案设计 | 第21-22页 |
| 2.4 本章小结 | 第22-23页 |
| 第3章 卷积神经网络的硬件部分设计 | 第23-44页 |
| 3.1 卷积神经网络并行性分析 | 第23-28页 |
| 3.1.1 卷积神经网络 | 第23-25页 |
| 3.1.2 卷积层并行性分析 | 第25-26页 |
| 3.1.3 并行性的实现 | 第26-28页 |
| 3.2 卷积神经网络硬件加速器的设计 | 第28-41页 |
| 3.2.1 加速器基本结构 | 第28-30页 |
| 3.2.2 性能分析模型 | 第30-31页 |
| 3.2.3 加速器并行结构的优化 | 第31-34页 |
| 3.2.4 加速器IP核的实现 | 第34-41页 |
| 3.3 硬件系统的搭建 | 第41-43页 |
| 3.4 本章小结 | 第43-44页 |
| 第4章 卷积神经网络的软件部分设计 | 第44-54页 |
| 4.1 嵌入式系统构建 | 第44-47页 |
| 4.1.1 制作BOOT.bin | 第45-47页 |
| 4.1.2 制作内核、设备树、文件系统 | 第47页 |
| 4.2 Zynq平台的程序设计 | 第47-53页 |
| 4.2.1 程序总体设计 | 第47-51页 |
| 4.2.2 DMA和CNN加速器的控制 | 第51页 |
| 4.2.3 PS部分与PL部分之间的数据交换 | 第51-53页 |
| 4.3 本章小结 | 第53-54页 |
| 第5章 实验与结果分析 | 第54-63页 |
| 5.1 实验采用的网络结构 | 第54-55页 |
| 5.1.1 手写数字识别 | 第54页 |
| 5.1.2 MNIST手写数字数据库 | 第54-55页 |
| 5.2 实验平台 | 第55-56页 |
| 5.3 实验的方法 | 第56-59页 |
| 5.3.1 测试方法 | 第56-58页 |
| 5.3.2 相关参数的设置 | 第58-59页 |
| 5.4 实验结果与分析 | 第59-61页 |
| 5.5 本章小结 | 第61-63页 |
| 第6章 总结 | 第63-65页 |
| 附录1 | 第65-69页 |
| 参考文献 | 第69-73页 |
| 在校研究工作 | 第73-75页 |
| 致谢 | 第75页 |
