码率兼容LDPC码编译码技术研究
| 摘要 | 第4-5页 |
| ABSTRACT | 第5页 |
| 第1章 绪论 | 第8-15页 |
| 1.1 课题来源、背景及意义 | 第8-9页 |
| 1.2 国内外研究现状及分析 | 第9-13页 |
| 1.2.1 信道编码的发展与现状 | 第9-10页 |
| 1.2.2 LDPC码发展与现状 | 第10-13页 |
| 1.2.3 码率兼容算法发展与现状 | 第13页 |
| 1.3 本文的主要研究内容及结构安排 | 第13-15页 |
| 第2章 LDPC码的相关理论 | 第15-31页 |
| 2.1 LDPC码基本知识 | 第15-17页 |
| 2.1.1 LDPC码的矩阵表示 | 第15页 |
| 2.1.2 LDPC码的Tanner图表示 | 第15-17页 |
| 2.2 LDPC码编码算法 | 第17-20页 |
| 2.2.1 LDPC码标准编码方法 | 第17页 |
| 2.2.2 RU编码算法 | 第17-19页 |
| 2.2.3 准循环编码算法 | 第19-20页 |
| 2.3 LDPC码译码算法 | 第20-24页 |
| 2.3.1 LDPC码硬判决译码算法 | 第20页 |
| 2.3.2 LDPC码软判决译码算法 | 第20-23页 |
| 2.3.3 三种译码算法比较 | 第23-24页 |
| 2.4 基于恢复树的码率兼容算法 | 第24-30页 |
| 2.4.1 恢复树的概念 | 第24-26页 |
| 2.4.2 打孔节点的错误恢复概念 | 第26-28页 |
| 2.4.3 分组/排序算法 | 第28-29页 |
| 2.4.4 集中打孔算法 | 第29-30页 |
| 2.5 本章小结 | 第30-31页 |
| 第3章 码率兼容的LDPC码研究与仿真 | 第31-47页 |
| 3.1 CCSDS标准下LDPC码码构造 | 第31-33页 |
| 3.2 基于SRAA的准循环编码方案 | 第33-39页 |
| 3.2.1 基于SRAA的串行输入编码器 | 第33-35页 |
| 3.2.2 基于SRAA的并行输入编码器 | 第35-36页 |
| 3.2.3 基于SRAA的部分并行编码器 | 第36-39页 |
| 3.3 软判决译码实现方案 | 第39-46页 |
| 3.3.1 串行译码器 | 第39页 |
| 3.3.2 全并行译码器 | 第39-40页 |
| 3.3.3 部分并行译码器 | 第40-41页 |
| 3.3.4 译码关键参数 | 第41-43页 |
| 3.3.5 改进的集中打孔算法 | 第43-46页 |
| 3.4 本章小结 | 第46-47页 |
| 第4章 码率兼容的LDPC码编译码器FPGA实现 | 第47-61页 |
| 4.1 系统整体方案设计 | 第47-48页 |
| 4.2 LDPC码编码器的FPGA实现 | 第48-52页 |
| 4.2.1 编码器总体方案概述 | 第48页 |
| 4.2.2 串/并转换模块 | 第48-50页 |
| 4.2.3 编码模块 | 第50-51页 |
| 4.2.4 并/串转换模块 | 第51-52页 |
| 4.2.5 编码器其他模块 | 第52页 |
| 4.3 LDPC码译码器的FPGA实现 | 第52-60页 |
| 4.3.1 译码电路总体方案概述 | 第53页 |
| 4.3.2 帧头检测模块 | 第53-54页 |
| 4.3.3 初始化模块 | 第54-55页 |
| 4.3.4 校验节点更新模块 | 第55-57页 |
| 4.3.5 变量节点更新模块 | 第57-58页 |
| 4.3.6 译码控制模块 | 第58页 |
| 4.3.7 信道似然比存储器与置信度消息存储器 | 第58-59页 |
| 4.3.8 性能仿真与综合报告 | 第59-60页 |
| 4.4 本章小结 | 第60-61页 |
| 结论 | 第61-62页 |
| 攻读硕士学位期间发表的学术论文 | 第62-63页 |
| 参考文献 | 第63-69页 |
| 致谢 | 第69页 |
