基于Zynq的深度学习图像分类识别系统的设计
摘要 | 第4-5页 |
ABSTRACT | 第5-6页 |
第一章 绪论 | 第13-19页 |
1.1 课题研究背景 | 第13-15页 |
1.2 国内外研究现状 | 第15-17页 |
1.2.1 图像分类识别研究进展 | 第15-16页 |
1.2.2 卷积神经网络的加速技术方面的研究现状 | 第16-17页 |
1.3 本文研究内容及组织结构 | 第17页 |
1.4 论文的内容以及组织安排 | 第17-19页 |
第二章 相关技术介绍 | 第19-31页 |
2.1 深度学习的基本概念 | 第19-24页 |
2.1.1 人工神经网络 | 第19-20页 |
2.1.1.1 神经元简介 | 第19-20页 |
2.1.1.2 激励函数简介 | 第20页 |
2.1.2 深度学习简介 | 第20-22页 |
2.1.3 神经网络拓扑结构 | 第22-24页 |
2.1.3.1 卷积神经网络产生与发展 | 第22页 |
2.1.3.2 卷积神经网络基本运算模型 | 第22-24页 |
2.2 卷积神经网络基本算法 | 第24-27页 |
2.2.1 Caffe深度学习框架简介 | 第25-26页 |
2.2.2 Tensorflow深度学习框架简介 | 第26-27页 |
2.3 软件向硬件加速的转变 | 第27-30页 |
2.3.1 FPGA在加速卷积神经网络的优势 | 第27-29页 |
2.3.1.1 在FPGA加速二维卷积的相关工作 | 第28-29页 |
2.3.2 卷积神经网络中的数据量化 | 第29-30页 |
2.4 本章总结 | 第30-31页 |
第三章 基于Zynq的图像分类识别系统平台构建 | 第31-45页 |
3.1 系统总体结构 | 第31-33页 |
3.2 开发平台 | 第33-36页 |
3.2.1 Zynq平台简介 | 第33-34页 |
3.2.2 ZynqSoC7020开发板 | 第34-35页 |
3.2.3 DDR3存储器 | 第35页 |
3.2.4 USB_UART接口 | 第35-36页 |
3.2.5 JTAG相关接口 | 第36页 |
3.3 图像的获取与显示 | 第36-37页 |
3.4 图像分类系统运行环境搭建 | 第37-44页 |
3.4.1 交叉编译环境搭建 | 第38-39页 |
3.4.2 U-boot构建 | 第39-40页 |
3.4.3 设备树编译 | 第40-41页 |
3.4.4 uImage编译步骤 | 第41-42页 |
3.4.5 ramdisk的根文件系统制作 | 第42-44页 |
3.5 本章小结 | 第44-45页 |
第四章 基于Zynq的图像加速器设计 | 第45-59页 |
4.1 数据流传输体系结构 | 第46-47页 |
4.2 量化 | 第47-48页 |
4.2.1 32位浮点格式 | 第47页 |
4.2.2 定点数据量化 | 第47-48页 |
4.3 FPGAIPs层 | 第48-54页 |
4.3.1 卷积层 | 第48-52页 |
4.3.2 池化层 | 第52-53页 |
4.3.3 全连接层 | 第53-54页 |
4.4 权重存储和运行时重新配置 | 第54-55页 |
4.5 编译时参数化IP设计 | 第55-57页 |
4.6 时间限制 | 第57页 |
4.7 适用于大型CNNS的同步数据流子图 | 第57-58页 |
4.8 本章小结 | 第58-59页 |
第五章 图像分类系统软硬件设计 | 第59-67页 |
5.1 软硬协同设计 | 第59-60页 |
5.2 图像分类系统硬件部分设计 | 第60-62页 |
5.2.1 硬件整体架构设计 | 第60-61页 |
5.2.2 硬件设计的整个流程 | 第61-62页 |
5.3 图像分类系统软件设计 | 第62-66页 |
5.3.1 系统软件设计架构 | 第62-63页 |
5.3.2 驱动程序设计 | 第63-64页 |
5.3.3 系统调用接口API封装 | 第64-66页 |
5.4 本章小结 | 第66-67页 |
第六章 系统调试与验证 | 第67-73页 |
6.0 实验环境介绍 | 第67页 |
6.1 系统调试 | 第67-70页 |
6.2 性能分析 | 第70-72页 |
6.2.1 理论的最大吞吐量 | 第70-71页 |
6.2.2 实际的吞吐量 | 第71页 |
6.2.3 电源效率 | 第71页 |
6.2.4 准确性 | 第71-72页 |
6.3 本章小结 | 第72-73页 |
总结 | 第73-75页 |
参考文献 | 第75-80页 |
攻读学位期间学术成果 | 第80-82页 |
致谢 | 第82页 |