| 摘要 | 第4-5页 |
| Abstract | 第5-6页 |
| 第1章 绪论 | 第9-15页 |
| 1.1 课题背景 | 第9-10页 |
| 1.2 国内外智能卡研究与应用现状 | 第10-12页 |
| 1.2.1 国外发展现状 | 第10-11页 |
| 1.2.2 国内发展现状 | 第11-12页 |
| 1.2.3 智能卡发展方向 | 第12页 |
| 1.3 研究内容与意义 | 第12-13页 |
| 1.4 本文结构 | 第13-15页 |
| 第2章 非接触式智能卡和 Mifare 1 卡协议研究 | 第15-31页 |
| 2.1 ISO/IEC14443-1 物理特性 | 第15页 |
| 2.2 ISO/IEC14443-2 射频能量和信号接口 | 第15-17页 |
| 2.2.1 从读卡设备传送到 IC 卡的信号 | 第15-16页 |
| 2.2.2 从 IC 卡传送到读卡设备的信号 | 第16-17页 |
| 2.3 ISO/IEC14443-3 初始化和防冲突 | 第17-19页 |
| 2.4 ISO/IEC14443-4 传输协议 | 第19-24页 |
| 2.4.1 Type A 的激活序列 | 第19-20页 |
| 2.4.2 半双工分组传输协议 | 第20-22页 |
| 2.4.3 协议操作 | 第22-24页 |
| 2.5 Mifare 1 逻辑加密卡技术 | 第24-29页 |
| 2.5.1 结构组成 | 第24-25页 |
| 2.5.2 存储器组织结构与访问条件 | 第25-26页 |
| 2.5.3 交易流程及帧格式 | 第26-29页 |
| 2.6 需求分析 | 第29页 |
| 2.7 本章小结 | 第29-31页 |
| 第3章 分析与设计 | 第31-41页 |
| 3.1 BES2416V09 芯片结构 | 第31-33页 |
| 3.2 可行性分析 | 第33-35页 |
| 3.2.1 芯片比较 | 第34-35页 |
| 3.2.2 时间估计 | 第35页 |
| 3.3 BES2416V09 芯片改进 | 第35-38页 |
| 3.3.1 芯片层次结构 | 第35-36页 |
| 3.3.2 数据链路层分析 | 第36-37页 |
| 3.3.3 改进层次结构 | 第37-38页 |
| 3.4 芯片结构设计 | 第38-39页 |
| 3.5 本章小结 | 第39-41页 |
| 第4章 芯片数字逻辑实现 | 第41-57页 |
| 4.1 Mifare 1 卡加解密模块设计 | 第41-50页 |
| 4.1.1 加解密算法 | 第41-43页 |
| 4.1.2 加解密模块架构分析 | 第43-46页 |
| 4.1.3 加解密模块实现 | 第46-50页 |
| 4.2 分组传输解析模块设计 | 第50-55页 |
| 4.2.1 EBUS 接口 | 第50-51页 |
| 4.2.2 流程控制 | 第51-53页 |
| 4.2.3 规则处理 | 第53-54页 |
| 4.2.4 指针控制 | 第54页 |
| 4.2.5 CRC 运算控制 | 第54-55页 |
| 4.3 本章小结 | 第55-57页 |
| 第5章 验证和测试 | 第57-67页 |
| 5.1 仿真验证 | 第57-62页 |
| 5.1.1 仿真验证的内容及预期结果 | 第58页 |
| 5.1.2 功能仿真 | 第58-61页 |
| 5.1.3 时序仿真 | 第61页 |
| 5.1.4 功耗仿真 | 第61-62页 |
| 5.1.5 仿真验证结果分析 | 第62页 |
| 5.2 FPGA 验证 | 第62-66页 |
| 5.2.1 Mifare 1 卡功能验证 | 第63-65页 |
| 5.2.2 CPU 卡功能验证 | 第65-66页 |
| 5.2.3 FPGA 验证结果分析 | 第66页 |
| 5.3 芯片测试 | 第66页 |
| 5.4 本章小结 | 第66-67页 |
| 结论 | 第67-69页 |
| 参考文献 | 第69-71页 |
| 攻读硕士学位期间所发表的学术论文 | 第71-73页 |
| 致谢 | 第73页 |
