基于FPGA的AES算法优化与实现
| 中文摘要 | 第3-4页 |
| Abstract | 第4-5页 |
| 第1章 绪论 | 第9-14页 |
| 1.1 课题的研究背景及意义 | 第9-10页 |
| 1.2 国内外研究现状与发展趋势 | 第10-12页 |
| 1.3 论文的主要研究内容 | 第12-14页 |
| 第2章 AES算法 | 第14-33页 |
| 2.1 密码学 | 第14-21页 |
| 2.1.1 密码系统 | 第14-15页 |
| 2.1.2 分组密码 | 第15-16页 |
| 2.1.3 分组密码的工作模式 | 第16-21页 |
| 2.2 AES算法的数学基础 | 第21-25页 |
| 2.2.1 有限域 | 第21页 |
| 2.2.2 有限域上的运算 | 第21-23页 |
| 2.2.3 有限域上的多项式 | 第23-25页 |
| 2.3 AES算法 | 第25-32页 |
| 2.3.1 字节代换 | 第27-28页 |
| 2.3.2 行移位 | 第28-29页 |
| 2.3.3 列混合 | 第29-30页 |
| 2.3.4 子密钥加 | 第30-31页 |
| 2.3.5 密钥扩展 | 第31-32页 |
| 2.4 本章小结 | 第32-33页 |
| 第3章 基于FPGA的AES算法优化设计 | 第33-49页 |
| 3.1 查找表实现设计 | 第33-38页 |
| 3.1.1 查找表实现思路 | 第33-35页 |
| 3.1.2 部分查找表实现 | 第35-36页 |
| 3.1.3 改进的查找表实现 | 第36-38页 |
| 3.2 流水线设计 | 第38-45页 |
| 3.2.1 轮单元流水线设计 | 第39-43页 |
| 3.2.2 密钥扩展流水线设计 | 第43-45页 |
| 3.3 时序约束 | 第45-48页 |
| 3.3.1 时钟约束 | 第45-46页 |
| 3.3.2 输入输出约束 | 第46-47页 |
| 3.3.3 时序分析报告 | 第47-48页 |
| 3.4 本章小结 | 第48-49页 |
| 第4章 基于FPGA的AES算法仿真与综合 | 第49-65页 |
| 4.1 加密模块 | 第49-58页 |
| 4.1.1 顶层模块 | 第49-52页 |
| 4.1.2 Oneround模块 | 第52-53页 |
| 4.1.3 Finalround模块 | 第53-54页 |
| 4.1.4 T模块 | 第54-56页 |
| 4.1.5 S盒模块 | 第56页 |
| 4.1.6 Keyexpand模块 | 第56-58页 |
| 4.2 设计指标对比分析 | 第58-63页 |
| 4.2.1 CycloneV综合分析 | 第59-61页 |
| 4.2.2 Virtex-6综合分析 | 第61-63页 |
| 4.3 本章小结 | 第63-65页 |
| 第5章 整体测试与实现 | 第65-75页 |
| 5.1 在线逻辑分析仪测试 | 第65-67页 |
| 5.2 串行收发加/解密系统的构建 | 第67-69页 |
| 5.3 加/解密系统的测试与验证 | 第69-74页 |
| 5.3.1 生成密钥流测试 | 第69页 |
| 5.3.2 十六进制测试 | 第69-72页 |
| 5.3.3 字符串测试 | 第72-74页 |
| 5.4 本章小结 | 第74-75页 |
| 结论 | 第75-76页 |
| 参考文献 | 第76-82页 |
| 致谢 | 第82-83页 |
| 攻读硕士学位期间主持或参加的科研项目 | 第83页 |
