高速串行收发系统关键模块的研究
| 摘要 | 第9-10页 |
| ABSTRACT | 第10页 |
| 第一章 绪论 | 第11-19页 |
| 1.1 概述 | 第11-12页 |
| 1.2 课题研究背景 | 第12-16页 |
| 1.2.1 IC间通信时序模型 | 第12-14页 |
| 1.2.2 并行传输技术分析 | 第14-15页 |
| 1.2.3 串行传输技术分析 | 第15-16页 |
| 1.3 国内外相关研究 | 第16-17页 |
| 1.4 课题主要工作 | 第17页 |
| 1.5 论文结构 | 第17-19页 |
| 第二章 高速串行数据传输结构研究 | 第19-37页 |
| 2.1 发送端数据通路分析 | 第19-30页 |
| 2.1.1 发送端PCS层相关模块 | 第19-26页 |
| 2.1.2 发送端PMA层相关模块 | 第26-30页 |
| 2.2 接收端数据通路分析 | 第30-36页 |
| 2.2.1 接收端PMA层相关模块 | 第30-34页 |
| 2.2.2 接收端PCS层相关模块 | 第34-36页 |
| 2.3 本章小结 | 第36-37页 |
| 第三章 发送通路关键模块设计实现 | 第37-47页 |
| 3.1 发送器设计总体架构 | 第37-40页 |
| 3.2 发送端数据通路数字电路模块实现 | 第40-46页 |
| 3.2.1 相位补偿FIFO | 第40-42页 |
| 3.2.2 编码器设计 | 第42-45页 |
| 3.2.3 并串转换电路 | 第45-46页 |
| 3.3 本章小结 | 第46-47页 |
| 第四章 传输线特性和驱动器电路设计实现 | 第47-63页 |
| 4.1 传输线理论 | 第47-52页 |
| 4.1.1 传输线基本特征 | 第47-48页 |
| 4.1.2 单端传输线特征阻抗 | 第48-50页 |
| 4.1.3 差分传输线阻抗 | 第50-51页 |
| 4.1.4 信号完整性分析 | 第51-52页 |
| 4.2 具有预加重功能的驱动电路设计 | 第52-62页 |
| 4.2.1 信令特性 | 第53-55页 |
| 4.2.2 LVDS与CML信令标准 | 第55-56页 |
| 4.2.3 具有预加重功能的驱动电路 | 第56-62页 |
| 4.3 本章小结 | 第62-63页 |
| 第五章 结论与展望 | 第63-64页 |
| 致谢 | 第64-65页 |
| 参考文献 | 第65-68页 |
| 作者在学期间取得的学术成果 | 第68-69页 |
| 附录A 表 64B/66B码组对照表 | 第69页 |
