一种基于STT-RAM的高速缓存设计
| 摘要 | 第9-10页 |
| ABSTRACT | 第10页 |
| 第一章 绪论 | 第11-18页 |
| 1.1 课题背景及研究意义 | 第11-14页 |
| 1.1.1 多级缓存结构 | 第11-12页 |
| 1.1.2 新型非易失存储技术 | 第12-14页 |
| 1.2 国内外研究现状 | 第14-16页 |
| 1.2.1 STT-RAM的研究现状 | 第14页 |
| 1.2.2 混合缓存的研究现状 | 第14-16页 |
| 1.3 本课题研究内容及论文结构 | 第16-18页 |
| 第二章 STT-RAM及缓存的基本原理 | 第18-28页 |
| 2.1 引言 | 第18页 |
| 2.2 STT-RAM的基本原理 | 第18-20页 |
| 2.3 高速缓存的原理及性能指标 | 第20-27页 |
| 2.3.1 高速缓存的原理 | 第20-21页 |
| 2.3.2 缓存设计的关键问题分析 | 第21-24页 |
| 2.3.3 缓存性能指标 | 第24-27页 |
| 2.4 小结 | 第27-28页 |
| 第三章 基于STT-RAM高速缓存的架构设计 | 第28-54页 |
| 3.1 引言 | 第28页 |
| 3.2 仿真环境 | 第28-34页 |
| 3.2.1 仿真工具 | 第28-32页 |
| 3.2.2 仿真环境 | 第32-34页 |
| 3.3 基于STT-RAM的高速缓存特性分析 | 第34-37页 |
| 3.3.1 STT-RAM用于缓存的性能分析 | 第34-35页 |
| 3.3.2 STT-RAM用于缓存的命中率分析 | 第35-36页 |
| 3.3.3 STT-RAM用于缓存的功耗分析 | 第36-37页 |
| 3.4 基于STT-RAM的高速缓存架构设计 | 第37-50页 |
| 3.4.1 分区缓存架构 | 第37-41页 |
| 3.4.2 读写缓存数据替换策略 | 第41-50页 |
| 3.5 读写缓存架构仿真分析 | 第50-53页 |
| 3.5.1 仿真设计 | 第50-51页 |
| 3.5.2 仿真结果分析 | 第51-53页 |
| 3.6 小结 | 第53-54页 |
| 第四章 基于STT-RAM高速缓存的优化设计 | 第54-73页 |
| 4.1 引言 | 第54页 |
| 4.2 基于STT-RAM高速缓存的长寿命设计 | 第54-63页 |
| 4.2.1 选择性写前读策略 | 第54-56页 |
| 4.2.2 SRW的结构 | 第56-57页 |
| 4.2.3 SRW的实现 | 第57-60页 |
| 4.2.4 选择性写前读STT-RAM模型 | 第60-61页 |
| 4.2.5 SRW对高速缓存的影响 | 第61-63页 |
| 4.3 基于STT-RAM高速缓存的低功耗设计 | 第63-69页 |
| 4.3.1 动态重构混合缓存的硬件结构 | 第64-65页 |
| 4.3.2 DRHC重构设计 | 第65-66页 |
| 4.3.3 独立潜在命中计数策略 | 第66-67页 |
| 4.3.4 DRHC对高速缓存的影响 | 第67-69页 |
| 4.4 优化后仿真分析 | 第69-72页 |
| 4.4.1 高速缓存的寿命 | 第70页 |
| 4.4.2 高速缓存的性能 | 第70-71页 |
| 4.4.3 高速缓存的功耗 | 第71页 |
| 4.4.4 高速缓存的功耗延时积 | 第71-72页 |
| 4.5 本章小结 | 第72-73页 |
| 结束语 | 第73-75页 |
| 本文的主要工作 | 第73页 |
| 存在的问题 | 第73-74页 |
| 未来研究展望 | 第74-75页 |
| 致谢 | 第75-76页 |
| 参考文献 | 第76-80页 |
| 作者在学期间取得的学术成果 | 第80页 |
