基于FPGA的脉冲神经网络加速器的设计
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第10-15页 |
| 1.1 论文的研究背景及意义 | 第10-11页 |
| 1.1.1 研究背景 | 第10-11页 |
| 1.1.2 研究目的与意义 | 第11页 |
| 1.2 国内外现状研究和发展趋势 | 第11-13页 |
| 1.2.1 国内外现状研究 | 第11-13页 |
| 1.2.2 发展趋势 | 第13页 |
| 1.3 论文的主要研究内容和章节安排 | 第13-15页 |
| 1.3.1 论文的主要研究内容 | 第13页 |
| 1.3.2 论文的章节安排 | 第13-15页 |
| 第二章 神经元计算模型的介绍 | 第15-24页 |
| 2.1 生物神经元的行为 | 第15-16页 |
| 2.2 LIF神经元计算模型的介绍 | 第16-18页 |
| 2.3 LIF神经元模型的计算公式及其优化 | 第18-21页 |
| 2.3.1 LIF神经元模型计算公式 | 第18-20页 |
| 2.3.2 浮点运算转化为定点运算 | 第20-21页 |
| 2.4 LIF模型的驱动方式 | 第21-23页 |
| 2.4.1 事件驱动计算模型 | 第21-22页 |
| 2.4.2 LIF神经元事件驱动的算法: | 第22-23页 |
| 2.5 本章小结 | 第23-24页 |
| 第三章 SNN的整体架构及学习法则 | 第24-29页 |
| 3.1 SNN的整体架构 | 第24-26页 |
| 3.1.1 编码 | 第24-26页 |
| 3.1.2 学习 | 第26页 |
| 3.1.3 输出 | 第26页 |
| 3.2 SNN的学习法则 | 第26-28页 |
| 3.3 本章小结 | 第28-29页 |
| 第四章 SNN加速器的硬件设计 | 第29-49页 |
| 4.1 SNN加速器的整体架构 | 第29-31页 |
| 4.2 单个LIF神经元的设计 | 第31页 |
| 4.3 LIF神经元的流水线设计 | 第31-32页 |
| 4.4 LIF神经元的分类策略 | 第32页 |
| 4.5 片上存储资源的组织 | 第32-35页 |
| 4.6 单个物理神经元的硬件实现 | 第35-42页 |
| 4.6.1 神经元的电压管理单元 | 第35-36页 |
| 4.6.2 神经元的计算单元 | 第36-38页 |
| 4.6.3 神经元的累加单元 | 第38-39页 |
| 4.6.4 单个神经元的功能仿真 | 第39-42页 |
| 4.7 NPU的工作流程 | 第42-43页 |
| 4.8 神经网络的配置 | 第43-48页 |
| 4.9 本章小结 | 第48-49页 |
| 第五章 SOC验证平台的设计 | 第49-58页 |
| 5.1 SOC的总体架构 | 第49页 |
| 5.2 OR1200的介绍 | 第49-50页 |
| 5.3 Wishbone总线协议及互连模块的介绍 | 第50-55页 |
| 5.4 SPI FLASH的自启动设计 | 第55页 |
| 5.5 SDRAM使用方案的设计 | 第55-56页 |
| 5.6 MINSOC的工作原理 | 第56-57页 |
| 5.7 本章小结 | 第57-58页 |
| 第六章 SNN加速器的功能验证 | 第58-66页 |
| 6.1 SNN的验证方案 | 第58-59页 |
| 6.2 SNN的FPGA实现和功能验证 | 第59-65页 |
| 6.3 本章小结 | 第65-66页 |
| 第七章 总结和展望 | 第66-67页 |
| 7.1 全文总结 | 第66页 |
| 7.2 研究展望 | 第66-67页 |
| 致谢 | 第67-68页 |
| 参考文献 | 第68-73页 |
| 附录 | 第73页 |
