基于DDR3控制器的高速存储接口系统的设计与验证
| 摘要 | 第1-6页 |
| ABSTRACT | 第6-11页 |
| 缩略语对照表 | 第11-14页 |
| 第一章 绪论 | 第14-16页 |
| ·研究背景 | 第14页 |
| ·研究意义 | 第14页 |
| ·研究内容及论文结构 | 第14-15页 |
| ·本章小结 | 第15-16页 |
| 第二章 DDR3 SDRAM及PLB总线基本原理 | 第16-26页 |
| ·DDR SDRAM存储器的发展 | 第16-17页 |
| ·DDR3 SDRAM存储器简介 | 第17-24页 |
| ·DDR3 SDRAM的基本结构 | 第17-19页 |
| ·DDR3的基本特征 | 第19-20页 |
| ·DDR3的基本工作原理 | 第20-24页 |
| ·PLB总线 | 第24-25页 |
| ·PLB总线特性 | 第24页 |
| ·PLB传输协议 | 第24-25页 |
| ·重叠PLB传输 | 第25页 |
| ·本章小结 | 第25-26页 |
| 第三章 DDR3控制器高速存储接.系统的设计 | 第26-50页 |
| ·功能简介 | 第26页 |
| ·系统应用接.框图 | 第26-27页 |
| ·总线从接.模块功能 | 第27-29页 |
| ·功能描述 | 第27页 |
| ·端.信号 | 第27-29页 |
| ·高速接.模块设计 | 第29-49页 |
| ·接.功能框图 | 第29-30页 |
| ·接.结构信号框图 | 第30-31页 |
| ·读写数据通路结构设计 | 第31-36页 |
| ·跨时域时钟处理及数据处理 | 第36-37页 |
| ·DDR3模块 | 第37-45页 |
| ·操作模式 | 第45-49页 |
| ·时钟方案 | 第49页 |
| ·本章小结 | 第49-50页 |
| 第四章 接.系统功能验证 | 第50-66页 |
| ·功能验证介绍 | 第50-51页 |
| ·软硬件协同验证 | 第51-52页 |
| ·验证流程 | 第52页 |
| ·验证计划 | 第52-53页 |
| ·验证环境与验证平台 | 第53-54页 |
| ·验证环境 | 第53页 |
| ·验证平台的搭建 | 第53-54页 |
| ·PLB功能模型 | 第54-57页 |
| ·验证结果分析 | 第57-64页 |
| ·单拍传输 | 第57-59页 |
| ·四字burst传输 | 第59-61页 |
| ·大量数据读写对比验证 | 第61-64页 |
| ·本章小结 | 第64-66页 |
| 第五章 总结与展望 | 第66-68页 |
| 致谢 | 第68-70页 |
| 作者简介 | 第70-72页 |
| 参考文献 | 第72-74页 |
