| 摘要 | 第1-6页 |
| Abstract | 第6-8页 |
| 致谢 | 第8-14页 |
| 第一章 绪论 | 第14-19页 |
| ·H.264 视频编码介绍 | 第14-15页 |
| ·H.264 编码复杂度分析 | 第15-16页 |
| ·H.264 硬件编码技术研究现状 | 第16-18页 |
| ·本文主要工作与结构安排 | 第18-19页 |
| 第二章 H.264 运动估计算法针对硬件实现的优化 | 第19-29页 |
| ·H.264 运动估计概述 | 第19-21页 |
| ·运动估计算法的性能指标 | 第21-22页 |
| ·典型运动估计算法的分析 | 第22-25页 |
| ·全搜索法 | 第22-23页 |
| ·快速搜索法 | 第23-25页 |
| ·针对硬件实现的H.264 运动估计算法优化 | 第25-28页 |
| ·隔像素抽样搜索的优化算法 | 第25-27页 |
| ·局部全搜索的优化算法 | 第27-28页 |
| ·本章小结 | 第28-29页 |
| 第三章 基于FPGA 的运动估计硬件加速器研究与设计 | 第29-46页 |
| ·FPGA 实现DSP 算法的优势 | 第29-31页 |
| ·FPGA 设计原则和流程 | 第31-33页 |
| ·FPGA 系统设计原则 | 第31-32页 |
| ·FPGA 系统设计流程 | 第32-33页 |
| ·运动估计硬件结构性能评价 | 第33-34页 |
| ·典型运动估计硬件结构 | 第34-36页 |
| ·Inter Sad 型运动估计硬件结构 | 第34-35页 |
| ·Intra Sad 型运动估计硬件结构 | 第35-36页 |
| ·资源优先的H.264 运动估计硬件结构 | 第36-38页 |
| ·整体结构 | 第36-37页 |
| ·PE 阵列 | 第37-38页 |
| ·性能分析 | 第38页 |
| ·速度优先的H.264 运动估计硬件结构 | 第38-40页 |
| ·整体结构 | 第38-39页 |
| ·PA 阵列 | 第39页 |
| ·性能分析 | 第39-40页 |
| ·基于FPGA 的H.264 运动估计硬件加速器设计 | 第40-45页 |
| ·硬件加速器总体结构 | 第40-41页 |
| ·存储单元模块 | 第41页 |
| ·地址产生模块 | 第41-42页 |
| ·SAD 计算模块 | 第42-44页 |
| ·比较输出模块 | 第44-45页 |
| ·控制模块 | 第45页 |
| ·本章小结 | 第45-46页 |
| 第四章 基于POWERPC 的平台构建和硬件加速器验证 | 第46-61页 |
| ·开发工具 | 第46页 |
| ·POWERPC 处理器 | 第46-48页 |
| ·常用总线结构 | 第48-50页 |
| ·VIRTEX-II PRO 平台介绍 | 第50-51页 |
| ·基于POWERPC 的验证平台构建 | 第51-55页 |
| ·基于EDK 的嵌入式开发流程 | 第51-52页 |
| ·PowerPC 最小系统设计 | 第52-53页 |
| ·基于EDK 的PowerPC 系统平台构建 | 第53-55页 |
| ·H.264 运动估计硬件加速器的加载与验证 | 第55-60页 |
| ·运动估计硬件加速器IP 核定制 | 第55-58页 |
| ·PowerPC 最小系统下硬件加速器IP 核的加载 | 第58-59页 |
| ·硬件加速器的验证 | 第59-60页 |
| ·本章小结 | 第60-61页 |
| 第五章 总结与展望 | 第61-62页 |
| ·论文工作总结 | 第61页 |
| ·进一步研究工作 | 第61-62页 |
| 参考文献 | 第62-65页 |
| 攻读硕士学位期间发表的论文 | 第65页 |
| 攻读硕士学位期间参与的项目 | 第65-66页 |
