65nm高性能SRAM体系架构及电路实现
| 摘要 | 第1-10页 |
| ABSTRACT | 第10-12页 |
| 第1章 . 绪论 | 第12-19页 |
| ·课题研究背景及来源 | 第12-13页 |
| ·国内外研究状况 | 第13-16页 |
| ·国外研究状况 | 第13-15页 |
| ·国内研究状况 | 第15-16页 |
| ·嵌入式SRAM设计方法 | 第16-17页 |
| ·本论文的主要研究工作 | 第17-18页 |
| ·本论文的组织结构 | 第18-19页 |
| 第2章 . 嵌入式SRAM构成介绍及架构实现 | 第19-28页 |
| ·嵌入式SRAM基本组成结构介绍 | 第19-24页 |
| ·嵌入式SRAM基本组成结构 | 第19-20页 |
| ·SRAM存储单元 | 第20-22页 |
| ·SRAM工作原理 | 第22-24页 |
| ·高性能SRAM架构设计方法 | 第24-26页 |
| ·分级字线技术 | 第24-25页 |
| ·存储阵列划分 | 第25-26页 |
| ·本论文中16Kb SRAM架构设计 | 第26-27页 |
| ·本章小结 | 第27-28页 |
| 第3章 . 高性能时序控制电路设计 | 第28-41页 |
| ·背景知识介绍 | 第28-29页 |
| ·反相器链延时控制方法 | 第29-31页 |
| ·传统的复制位线延时控制技术 | 第31-35页 |
| ·基于电容比的复制位线延时控制技术 | 第31-34页 |
| ·基于电流比的复制位线延时控制技术 | 第34-35页 |
| ·本设计中的可编程复制位线延时控制技术 | 第35-40页 |
| ·某一电压范围下电流比复制位线技术存在的问题 | 第36-38页 |
| ·可编程复制位线技术 | 第38-40页 |
| ·本章小结 | 第40-41页 |
| 第4章 . 高速译码电路设计 | 第41-60页 |
| ·高速译码电路设计任务 | 第41-42页 |
| ·高速译码电路设计方法 | 第42-44页 |
| ·脉冲信号电路技术 | 第42页 |
| ·尺寸偏移的逻辑门结构设计 | 第42-44页 |
| ·延时最优译码电路设计 | 第44-57页 |
| ·延时最优的反相器链设计 | 第44-49页 |
| ·组合逻辑中的最优延时路径设计 | 第49-54页 |
| ·考虑互连线延时的反相器链最优延时设计 | 第54-57页 |
| ·本论文中高速译码电路实现 | 第57-59页 |
| ·本章小结 | 第59-60页 |
| 第5章 . 16Kb SRAM实现、验证及测试 | 第60-67页 |
| ·16Kb SRAM整体电路及前仿验证 | 第60-62页 |
| ·SRAM外部信号说明 | 第60-61页 |
| ·SRAM整体电路前仿真验证 | 第61-62页 |
| ·16Kb SRAM版图实现及验证 | 第62-64页 |
| ·版图设计 | 第62-63页 |
| ·版图验证及后仿 | 第63-64页 |
| ·16Kb SRAM流片测试 | 第64-67页 |
| ·测试方案 | 第64-65页 |
| ·测试结果 | 第65-67页 |
| 第6章 .总结与展望 | 第67-69页 |
| ·工作总结 | 第67页 |
| ·未来工作展望 | 第67-69页 |
| 致谢 | 第69-70页 |
| 参考文献 | 第70-74页 |
| 攻读硕士期间发表的论文 | 第74页 |
