超深亚微米SOC设计IP硬核建模及物理实现关键技术
| 摘要 | 第1-6页 |
| Abstract | 第6-16页 |
| 第1章 绪论 | 第16-24页 |
| ·论文背景 | 第16页 |
| ·超深亚微米物理设计的挑战 | 第16-21页 |
| ·SOC设计周期和 TTM | 第16-17页 |
| ·信号完整性和 IR-drop | 第17-18页 |
| ·时序收敛 | 第18页 |
| ·低功耗设计 | 第18-19页 |
| ·可制造性设计 DFM | 第19-20页 |
| ·SOC设计中IP重用 | 第20-21页 |
| ·本文研究的主要内容和结构安排 | 第21-24页 |
| 第2章 硬核物理实现流程 | 第24-44页 |
| ·基于硬核 IP的设计实现流程 | 第24-27页 |
| ·时序验证流程 | 第27-29页 |
| ·低功耗设计流程 | 第29页 |
| ·可制造性设计流程 | 第29-34页 |
| ·双孔插入 | 第30-32页 |
| ·布线优化 | 第32-33页 |
| ·填充金属 | 第33页 |
| ·设计规则 | 第33-34页 |
| ·针对硬核设计的考虑 | 第34-39页 |
| ·时钟 Clock | 第34-35页 |
| ·布局 Floorplanning | 第35-36页 |
| ·可测试性设计 DFT | 第36-38页 |
| ·天线效应 Antenna | 第38-39页 |
| ·CK520的IP核实现 | 第39-44页 |
| 第3章 低功耗设计实现流程 | 第44-56页 |
| ·降低功耗的方法 | 第45-46页 |
| ·低功耗物理设计 | 第46-54页 |
| ·门控时钟 | 第47-49页 |
| ·门级动态功耗优化 | 第49-50页 |
| ·多电压技术 | 第50-54页 |
| ·去耦电容插入 | 第54页 |
| ·本章小结 | 第54-56页 |
| 第4章 时序分析流程与时序收敛 | 第56-70页 |
| ·串扰对时序的影响 | 第56-60页 |
| ·OCV对时序的影响 | 第60-63页 |
| ·晶体管性能可变性 | 第61页 |
| ·金属互连及层间介电层 | 第61-62页 |
| ·片上电源电压可变性 | 第62-63页 |
| ·考虑片上可变性和 IR Drop的时序分析流程 | 第63-66页 |
| ·基于 OCV参数提取 | 第64-65页 |
| ·芯片的 IR drop分析 | 第65页 |
| ·基于路径的位置相关的OCV时序分析 | 第65-66页 |
| ·实验结果 | 第66-68页 |
| ·本章小结 | 第68-70页 |
| 第5章 IP硬核建模 | 第70-84页 |
| ·IP核硬化 | 第70-71页 |
| ·硬核 IP建模 | 第71-82页 |
| ·功能模型 | 第72-73页 |
| ·时序模型 | 第73-75页 |
| ·测试模型 | 第75-81页 |
| ·物理模型 | 第81页 |
| ·功耗模型 | 第81-82页 |
| ·本章小结 | 第82-84页 |
| 第6章 考虑动态压降时序模型提取 | 第84-94页 |
| ·时序模型提取 | 第85-86页 |
| ·压降分析原理 | 第86-87页 |
| ·基于遗传算法的时序模型提取 | 第87-91页 |
| ·压降对器件性能的影响 | 第87-88页 |
| ·遗传算法计算动态压降 | 第88-90页 |
| ·适应函数计算 | 第90-91页 |
| ·实验过程和实验结果 | 第91-93页 |
| ·本章小结 | 第93-94页 |
| 第7章 总结与展望 | 第94-96页 |
| ·论文总结 | 第94-95页 |
| ·展望 | 第95-96页 |
| 参考文献 | 第96-101页 |
| 攻读学位期间发表的学术论文 | 第101-102页 |
| 致谢 | 第102-103页 |
| 个人简历 | 第103页 |
