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基于FPGA的高阶FIR滤波器设计

摘要第1-4页
Abstract第4-10页
1 绪论第10-14页
   ·本课题的研究意义第10-11页
   ·国内外研究现状第11-12页
   ·研究思路第12页
   ·本论文的所做的主要工作第12页
   ·本论文的结构第12-14页
2 FPGA技术及Altera Stratix FPGA第14-23页
   ·引言第14页
   ·可编程逻辑器件简介第14-15页
   ·Altera Stratix FPGA芯片的结构和特点第15-18页
     ·器件概述第15页
     ·平面布局和设计原则第15-16页
     ·互连线资源、逻辑阵列块(LAB)和逻辑单元(LE)第16-17页
     ·内嵌RAM块第17页
     ·时钟网络和锁相环(PLL)第17页
     ·DSP块第17页
     ·I/O结构第17页
     ·高速差分I/O的应用第17-18页
   ·FPGA的设计流程第18-20页
   ·未来FPGA技术展望第20-22页
     ·下一代可编程逻辑器件硬件上的四大发展趋势第20-21页
     ·下一代EDA软件设计方法发展趋势第21-22页
   ·本章总结第22-23页
3 FIR数字滤波器的原理及设计第23-30页
   ·数字滤波器第23页
   ·FIR滤波器的特点第23页
   ·FIR数字滤波器基础第23-24页
   ·FIR数字滤波器的基本结构第24-27页
   ·FIR数字滤波器的设计第27-29页
   ·本章总结第29-30页
4 基于FPGA的FIR滤波器设计第30-45页
   ·FPGA设计方法第30页
   ·FIR滤波器设计流程第30-31页
   ·FIR数字滤波器系数的计算第31-33页
   ·FIR滤波器设计的总体结构第33-34页
   ·基于乘累加FIR滤波器结构第34-35页
   ·基于并行乘法器FIR滤波器结构第35-37页
   ·基于分布式(DA)算法的FIR滤波器结构第37-43页
     ·分布式算法原理第37-39页
     ·DA算法的实现结构第39-41页
     ·改进的DA解决方案第41-43页
   ·三种滤波器实现方案总结第43-44页
   ·本章总结第44-45页
5 加法器和乘法器的设计与优化第45-57页
   ·加法器第45-49页
     ·半加器第45页
     ·全加器第45-46页
     ·行波进位加法器第46-47页
     ·超前进位加法器第47-48页
     ·流水结构加法器第48页
     ·进位保留加法器(CSA)第48-49页
   ·多操作数加法优化第49-52页
     ·二叉树第49-50页
     ·Wallace树第50-51页
     ·1比特多操作数加法树第51-52页
   ·乘法器第52-54页
     ·移位相加乘法器第52页
     ·加法器树乘法器第52-53页
     ·查找表乘法器第53-54页
     ·混合乘法器第54页
   ·乘法器的优化第54-56页
     ·通过系数分解优化乘法器实现第54页
     ·通过CSD编码优化乘法器实现第54-55页
     ·简化加法器图第55-56页
   ·本章总结第56-57页
6 基于FPGA的128阶FIR数字滤波器设计实例第57-67页
   ·整体设计思路第58页
   ·基于乘累加结构的FIR滤波器第58-60页
     ·设计思路第58-59页
     ·滤波器系统性能第59页
     ·仿真验证第59-60页
   ·基于并行乘法器结构的FIR滤波器第60-63页
     ·设计思路第60-61页
     ·滤波器系统性能第61页
     ·仿真验证第61-63页
   ·基于分布式算法的FIR滤波器第63-66页
     ·设计思路第63页
     ·滤波器系统性能第63-64页
     ·仿真验证第64-66页
   ·本章总结第66-67页
7 总结第67-68页
致谢第68-69页
参考文献第69-72页
附录第72页

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