多通道数据发生器硬件设计
| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 第一章 绪论 | 第9-14页 |
| 1.1 国内外研究现状及发展趋势 | 第9-10页 |
| 1.2 本课题设计目标与意义 | 第10-12页 |
| 1.3 课题主要任务与章节安排 | 第12-14页 |
| 第二章 总体方案设计 | 第14-26页 |
| 2.1 系统功能与指标分析 | 第14-17页 |
| 2.2 多通道数据发生器系统方案设计 | 第17-24页 |
| 2.2.1 外部触发单元方案设计与实现 | 第17-18页 |
| 2.2.2 时钟单元方案设计与实现 | 第18-21页 |
| 2.2.3 定时数据合成模块方案设计 | 第21-23页 |
| 2.2.4 数据信号调理通道模块方案设计 | 第23-24页 |
| 2.2.5 多通道数据发生器总体方案设计 | 第24页 |
| 2.3 系统设计难点分析 | 第24-25页 |
| 2.4 本章小结 | 第25-26页 |
| 第三章 定时数据合成模块电路设计 | 第26-52页 |
| 3.1 定时数据合成模块硬件电路设计 | 第26-28页 |
| 3.2 定时数据合成模块时序电路设计 | 第28-51页 |
| 3.2.1 序列数据存储单元设计 | 第29-31页 |
| 3.2.2 数据存储控制单元时序电路设计 | 第31-34页 |
| 3.2.3 运行模式处理单元时序电路设计 | 第34-40页 |
| 3.2.4 序列地址产生模块时序电路设计 | 第40-47页 |
| 3.2.5 并行通道数据流合成电路设计 | 第47-51页 |
| 3.3 本章小结 | 第51-52页 |
| 第四章 数据信号调理通道电路设计 | 第52-61页 |
| 4.1 数据信号调理原理 | 第52-53页 |
| 4.2 并行通道非线性调理电路设计 | 第53-55页 |
| 4.3 串行通道非线性调理电路设计 | 第55-58页 |
| 4.3.1 驱动电路设计 | 第55-57页 |
| 4.3.2 直流偏置模块电路设计 | 第57-58页 |
| 4.4 参考电压产生模块电路设计 | 第58-60页 |
| 4.4.1 参考电压产生硬件设计 | 第58-59页 |
| 4.4.2 参考电压产生时序控制设计 | 第59-60页 |
| 4.5 本章小结 | 第60-61页 |
| 第五章 系统测试分析 | 第61-78页 |
| 5.1 时钟单元测试 | 第61-62页 |
| 5.1.1 DDS电路测试 | 第61-62页 |
| 5.1.2 PLL电路测试 | 第62页 |
| 5.2 定时数据合成模块测试 | 第62-72页 |
| 5.2.1 数据率测试 | 第62-63页 |
| 5.2.2 存储深度测试 | 第63-65页 |
| 5.2.3 运行模式测试 | 第65-69页 |
| 5.2.4 外触发功能测试 | 第69-71页 |
| 5.2.5 串行通道相对延迟测试 | 第71-72页 |
| 5.3 数据信号调理通道性能测试 | 第72-77页 |
| 5.3.1 串行通道信号测试 | 第72-75页 |
| 5.3.2 并行通道信号测试 | 第75-77页 |
| 5.4 本章小结 | 第77-78页 |
| 第六章 结束语 | 第78-79页 |
| 致谢 | 第79-80页 |
| 参考文献 | 第80-82页 |
| 攻硕期间取得的研究成果 | 第82-83页 |
| 附录 | 第83-84页 |
