| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第11-18页 |
| 1.1 课题的来源及意义 | 第11-12页 |
| 1.2 数字接收机相关技术的研究发展现状 | 第12-16页 |
| 1.2.1 ADC技术的发展现状 | 第12-13页 |
| 1.2.2 FPGA技术的发展现状 | 第13-14页 |
| 1.2.3 数字接收机的国内外发展现状 | 第14-16页 |
| 1.3 本文工作和章节安排 | 第16-18页 |
| 第二章 多通道数字接收机系统方案设计 | 第18-27页 |
| 2.1 系统需求简介 | 第18页 |
| 2.2 系统的主要测试指标 | 第18-19页 |
| 2.2.1 中频信号输入（共六路） | 第18页 |
| 2.2.2 时钟输入 | 第18-19页 |
| 2.2.3 每路的指标要求 | 第19页 |
| 2.3 系统的理论方案设计 | 第19-26页 |
| 2.3.1 信号处理的流程 | 第19页 |
| 2.3.2 基本流程理论分析 | 第19-26页 |
| 2.4 本章小结 | 第26-27页 |
| 第三章 系统硬件电路设计与实现 | 第27-49页 |
| 3.1 系统的总体硬件框架 | 第27页 |
| 3.2 电源模块硬件电路设计与实现 | 第27-32页 |
| 3.2.1 电源转换模块发展现状 | 第27-29页 |
| 3.2.2 系统的电源需求分析 | 第29页 |
| 3.2.3 本系统的电源转换设计 | 第29-32页 |
| 3.3 模数转换芯片电路设计与实现 | 第32-36页 |
| 3.3.1 单端输入信号转差分处理 | 第32-34页 |
| 3.3.2 模数转换芯片的使用设计 | 第34-36页 |
| 3.4 时钟分配电路设计与实现 | 第36-38页 |
| 3.5 FPGA外围电路设计与实现 | 第38-42页 |
| 3.5.1 FPGA选型 | 第38-39页 |
| 3.5.2 FPGA芯片IO接.使用设计 | 第39-40页 |
| 3.5.3 芯片配置电路设计 | 第40-42页 |
| 3.6 DDR II高速存储芯片使用设计 | 第42-46页 |
| 3.6.1 DDR II简介 | 第42-43页 |
| 3.6.2 DDR II基本结构与外部管脚 | 第43-44页 |
| 3.6.3 DDR II终端电源设计 | 第44-45页 |
| 3.6.4 DDR II总线接.的电路设计 | 第45-46页 |
| 3.7 PCB设计 | 第46-47页 |
| 3.8 屏蔽盒与系统散热模块设计与实现 | 第47-48页 |
| 3.9 本章小结 | 第48-49页 |
| 第四章 数据传输与逻辑控制的FPGA逻辑设计与实现 | 第49-59页 |
| 4.1 模数转换芯片数据格式转换设计 | 第49-50页 |
| 4.1.1 偏移二进制码简介 | 第49-50页 |
| 4.1.2 数据格式转码 | 第50页 |
| 4.2 DDR II高速存储器的程序设计与实现 | 第50-55页 |
| 4.2.1 DDR II控制器IP核的调用设计 | 第50-55页 |
| 4.2.2 DDR II管脚的电平配置 | 第55页 |
| 4.3 与上位机的通信接.设计与实现 | 第55-58页 |
| 4.3.1 通信接.硬件设置 | 第55-56页 |
| 4.3.2 通信接.协议以及软件配置 | 第56-58页 |
| 4.4 本章小结 | 第58-59页 |
| 第五章 系统调试与测试 | 第59-65页 |
| 5.1 电源模块测试 | 第59页 |
| 5.2 时钟分配模块测试 | 第59-61页 |
| 5.3 模数转换模块以及FPGA功能测试 | 第61-62页 |
| 5.4 DDR II读写测试 | 第62-63页 |
| 5.5 与上位机通信测试 | 第63-64页 |
| 5.6 本章小结 | 第64-65页 |
| 第六章 结论与展望 | 第65-67页 |
| 6.1 全文总结 | 第65页 |
| 6.2 工作展望 | 第65-67页 |
| 致谢 | 第67-68页 |
| 参考文献 | 第68-70页 |
| 附录1 | 第70-71页 |
| 攻读硕士学位期间取得的成果 | 第71-72页 |