通用型高速LDPC码编码器的FPGA实现及其应用研究
| 摘要 | 第9-10页 |
| ABSTRACT | 第10-11页 |
| 第一章 绪论 | 第12-20页 |
| 1.1 课题研究背景及意义 | 第12-14页 |
| 1.2 LDPC码发展历程及研究现状 | 第14-18页 |
| 1.2.1 LDPC码的提出与发展 | 第14-15页 |
| 1.2.2 LDPC码编码算法研究现状 | 第15-16页 |
| 1.2.3 RC-LDPC码的构造研究现状 | 第16页 |
| 1.2.4 LDPC编码器硬件实现研究现状 | 第16-18页 |
| 1.3 论文结构及主要工作 | 第18-20页 |
| 第二章 LDPC码编码算法研究 | 第20-33页 |
| 2.1 LDPC码基础 | 第20-25页 |
| 2.1.1 线性分组码 | 第20-22页 |
| 2.1.2 LDPC码概念及Tanner图表示 | 第22-23页 |
| 2.1.3 规则LDPC码与非规则LDPC码 | 第23-24页 |
| 2.1.4 LDPC码的构造方法 | 第24-25页 |
| 2.2 常用的LDPC码编码算法 | 第25-30页 |
| 2.2.1 基于LU分解的编码 | 第26-27页 |
| 2.2.2 基于近似下三角矩阵结构的编码 | 第27-28页 |
| 2.2.3 基于准循环LDPC码的编码 | 第28-30页 |
| 2.3 几种编码算法比较和分析 | 第30-31页 |
| 2.4 本章总结 | 第31-33页 |
| 第三章 高速LDPC编码器硬件设计及实现结果分析 | 第33-53页 |
| 3.1 优化的高斯消元编码的算法 | 第33-35页 |
| 3.2 编码器硬件结构设计 | 第35-44页 |
| 3.2.1 编码器硬件架构 | 第35-38页 |
| 3.2.2 逻辑运算电路设计 | 第38-40页 |
| 3.2.3 校验矩阵的分层存储 | 第40-42页 |
| 3.2.4 输入输出缓存设计 | 第42-43页 |
| 3.2.5 控制模块设计 | 第43-44页 |
| 3.3 编码器的FPGA实现及验证 | 第44-50页 |
| 3.3.1 FPGA开发基础 | 第44-45页 |
| 3.3.2 开发平台介绍 | 第45-46页 |
| 3.3.3 功能测试与验证流程 | 第46-47页 |
| 3.3.4 功能仿真 | 第47-48页 |
| 3.3.5 综合与布局布线 | 第48-49页 |
| 3.3.6 板级验证 | 第49-50页 |
| 3.4 面向高速数传系统的编码器性能分析 | 第50-52页 |
| 3.4.1 高速数传系统对设备性能的要求 | 第50-51页 |
| 3.4.2 硬件资源消耗 | 第51页 |
| 3.4.3 吞吐量估算 | 第51-52页 |
| 3.5 本章总结 | 第52-53页 |
| 第四章 RC-LDPC码编码器设计与应用 | 第53-67页 |
| 4.1 远程机动通信平台中的应用需求 | 第53-54页 |
| 4.2 基于RC-LDPC码的链路自适应系统 | 第54-56页 |
| 4.3 RC-LDPC码的构造和编码 | 第56-59页 |
| 4.3.1 RC-LDPC码的构造基础 | 第56页 |
| 4.3.2 RC-LDPC码的结构和误码性能仿真 | 第56-58页 |
| 4.3.3 RC-LDPC码的编码 | 第58-59页 |
| 4.4 RC-LDPC码编码器硬件结构设计 | 第59-66页 |
| 4.4.1 RC-LDPC码编码器整体架构 | 第59-62页 |
| 4.4.2 主要模块的设计与改进 | 第62-65页 |
| 4.4.3 RC-LDPC码编码器理论性能分析 | 第65-66页 |
| 4.5 本章小结 | 第66-67页 |
| 第五章 总结与展望 | 第67-69页 |
| 5.1 本文主要工作总结 | 第67-68页 |
| 5.2 进一步研究方向 | 第68-69页 |
| 致谢 | 第69-71页 |
| 参考文献 | 第71-76页 |
| 作者在学期间取得的学术成果 | 第76页 |
