一款DSP中断系统的研究与设计
| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 第1章 绪论 | 第9-15页 |
| 1.1 背景与意义 | 第9-10页 |
| 1.2 发展与现状 | 第10-12页 |
| 1.3 研究内容 | 第12-13页 |
| 1.4 论文结构 | 第13-15页 |
| 第2章 中断原理和系统方案设计 | 第15-25页 |
| 2.1 中断的介绍 | 第15-19页 |
| 2.1.1 中断的定义与类型 | 第15页 |
| 2.1.2 中断的几个要素 | 第15-17页 |
| 2.1.3 查询中断与向量中断对比 | 第17-19页 |
| 2.2 中断架构分析 | 第19-20页 |
| 2.3 中断系统方案设计 | 第20-24页 |
| 2.3.1 中断的三级结构 | 第21-23页 |
| 2.3.2 中断的两级向量 | 第23页 |
| 2.3.3 中断的向量表及优先级 | 第23-24页 |
| 2.4 本章小结 | 第24-25页 |
| 第3章 中断硬件部分的设计 | 第25-39页 |
| 3.1 中断的请求结构与响应流程 | 第26-27页 |
| 3.1.1 中断请求结构 | 第26页 |
| 3.1.2 中断响应流程 | 第26-27页 |
| 3.2 中断硬件结构 | 第27-29页 |
| 3.3 外设中断请求的产生 | 第29-30页 |
| 3.4 PIE控制器的设计 | 第30-34页 |
| 3.4.1 寄存器的Verilog描述 | 第30-32页 |
| 3.4.2 优先编码器的设计 | 第32-33页 |
| 3.4.3 外设中断向量PIV生成 | 第33页 |
| 3.4.4 低电平脉冲的产生 | 第33-34页 |
| 3.5 CPU级中断硬件的设计 | 第34-36页 |
| 3.5.1 寄存器的描述 | 第35-36页 |
| 3.5.2 脉冲检测电路 | 第36页 |
| 3.6 中断的层次与状态转换 | 第36-37页 |
| 3.7 中断的等待时间 | 第37-38页 |
| 3.8 本章小结 | 第38-39页 |
| 第4章 中断内核部分的分析与设计 | 第39-59页 |
| 4.1 指令集与中断指令 | 第39-41页 |
| 4.1.1 寻址方式介绍 | 第39-40页 |
| 4.1.2 指令集的分类 | 第40-41页 |
| 4.1.3 几条中断指令 | 第41页 |
| 4.2 DSP内核硬件架构 | 第41-49页 |
| 4.2.1 中央处理单元 | 第41-43页 |
| 4.2.2 辅助寄存器算术单元 | 第43-44页 |
| 4.2.3 程序地址产生部件 | 第44-48页 |
| 4.2.4 程序控制部件 | 第48-49页 |
| 4.3 中断相关的内核分析 | 第49-54页 |
| 4.3.1 总线与存储结构 | 第49-50页 |
| 4.3.2 流水线结构分析 | 第50-54页 |
| 4.4 内核中中断相关问题的解决 | 第54-58页 |
| 4.4.1 精确中断 | 第55页 |
| 4.4.2 中断的现场保存与恢复 | 第55-58页 |
| 4.5 本章小结 | 第58-59页 |
| 第5章 中断仿真验证与芯片测试 | 第59-68页 |
| 5.1 仿真平台搭建 | 第59-60页 |
| 5.2 仿真验证 | 第60-65页 |
| 5.2.1 不可屏蔽中断的仿真 | 第61-62页 |
| 5.2.2 可屏蔽中断的仿真 | 第62-65页 |
| 5.3 芯片测试 | 第65-67页 |
| 5.4 本章小结 | 第67-68页 |
| 总结与展望 | 第68-69页 |
| 参考文献 | 第69-72页 |
| 致谢 | 第72-73页 |
| 附录B.1 攻读学位期间参加的科研项目 | 第73-74页 |
| 附录B.2 部分中断程序代码 | 第74-77页 |
| 附录B.3 ADP16芯片版图 | 第77页 |
