| 中文摘要 | 第4-5页 |
| abstract | 第5-6页 |
| 第1章 引言 | 第9-14页 |
| 1.1 课题研究背景及意义 | 第9-10页 |
| 1.2 AES3/EBU复接器的研究现状 | 第10页 |
| 1.3 研究目标 | 第10-12页 |
| 1.4 本文主要工作及结构安排 | 第12-14页 |
| 第2章 系统硬件电路设计 | 第14-25页 |
| 2.1 硬件方案设计及器件选型 | 第14-19页 |
| 2.1.1 数字信号处理芯片的选择 | 第15-17页 |
| 2.1.2 音频编译码器芯片的选择 | 第17-19页 |
| 2.2 XC7Z010最小系统设计 | 第19-22页 |
| 2.3 音频编译码芯片WM8731接口设计 | 第22-25页 |
| 第3章 数字复接系统设计方案 | 第25-31页 |
| 3.1 数字复接系统结构 | 第25-26页 |
| 3.2 AES3/EBU音频信号及接口 | 第26-28页 |
| 3.3 数字复接系统实现方案 | 第28-31页 |
| 第4章 发送端功能软件设计 | 第31-59页 |
| 4.1 发送端系统时钟产生设计 | 第32-33页 |
| 4.2 发送端WM8731控制单元设计 | 第33-40页 |
| 4.2.1 WM8731控制实现 | 第34-38页 |
| 4.2.2 产生4路WM8731 DSP格式信号 | 第38-40页 |
| 4.3 AES3/EBU编码单元设计 | 第40-45页 |
| 4.4 AES3/EBU解码及速率检测单元设计 | 第45-48页 |
| 4.4.1 AES3/EBU解码单元设计 | 第45-47页 |
| 4.4.2 AES3/EBU码流速率检测单元设计 | 第47-48页 |
| 4.5 正码速调整单元设计 | 第48-57页 |
| 4.5.1 正码速调整帧结构设计 | 第50-51页 |
| 4.5.2 格雷码与二进制码相互转换设计 | 第51-52页 |
| 4.5.3 读写使能设计 | 第52-53页 |
| 4.5.4 相位比较及调整单元设计 | 第53-57页 |
| 4.6 时分复用单元设计 | 第57-58页 |
| 4.7 加扰单元设计 | 第58-59页 |
| 第5章 接收端基本功能软件设计 | 第59-80页 |
| 5.1 接收端系统时钟产生单元设计 | 第60-61页 |
| 5.2 接收端数据恢复单元设计 | 第61-68页 |
| 5.2.1 数据恢复系统组成 | 第62-63页 |
| 5.2.2 过采样单元（OVERSAMPLE）设计 | 第63-65页 |
| 5.2.3 数据恢复单元（DRU）设计 | 第65-68页 |
| 5.3 解扰 | 第68页 |
| 5.4 解复用单元设计 | 第68-71页 |
| 5.4.1 帧同步设计 | 第69-70页 |
| 5.4.2 解时分复用设计 | 第70-71页 |
| 5.5 正码速调整检测单元设计 | 第71-72页 |
| 5.6 正码速恢复单元设计 | 第72-76页 |
| 5.6.1 时钟扣除单元设计 | 第73-74页 |
| 5.6.2 读使能及读时钟产生单元设计 | 第74-76页 |
| 5.7 接收端WM8731控制单元设计 | 第76-80页 |
| 第6章 系统功能验证测试与结果分析 | 第80-89页 |
| 6.1 系统硬件实物及接口介绍 | 第80-81页 |
| 6.2 系统功能及性能验证与结果分析 | 第81-89页 |
| 第7章 总结与展望 | 第89-91页 |
| 7.1 全文总结 | 第89页 |
| 7.2 展望 | 第89-91页 |
| 参考文献 | 第91-93页 |
| 致谢 | 第93-94页 |