| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第一章 绪论 | 第9-15页 |
| 1.1 研究背景与意义 | 第9-13页 |
| 1.1.1 航电系统发展概述 | 第9-10页 |
| 1.1.2 多核DSP发展概述 | 第10-11页 |
| 1.1.3 高速串行总线概述 | 第11-12页 |
| 1.1.4 局部重构技术概述 | 第12-13页 |
| 1.2 本课题的主要研究内容 | 第13-15页 |
| 第二章 系统总体方案 | 第15-19页 |
| 2.1 系统性能指标 | 第15页 |
| 2.2 DSP器件选型 | 第15-17页 |
| 2.3 FPGA器件选型 | 第17-18页 |
| 2.4 系统总体设计方案 | 第18-19页 |
| 第三章 系统硬件设计 | 第19-33页 |
| 3.1 电源模块电路设计 | 第19-24页 |
| 3.1.1 系统电源需求 | 第19-20页 |
| 3.1.2 系统各电源设计 | 第20-23页 |
| 3.1.3 系统电源总体方案 | 第23-24页 |
| 3.2 时钟模块电路设计 | 第24-26页 |
| 3.2.1 平台时钟需求 | 第24-25页 |
| 3.2.2 平台时钟设计方案 | 第25-26页 |
| 3.3 复位电路设计 | 第26页 |
| 3.4 DSP外围存储器设计 | 第26-29页 |
| 3.4.1 I2C接口设计 | 第26-27页 |
| 3.4.2 SPI接口设计 | 第27页 |
| 3.4.3 EMIF接口设计 | 第27-28页 |
| 3.4.4 DDR3接口设计 | 第28-29页 |
| 3.5 高速PCB设计 | 第29-33页 |
| 3.5.1 信号反射 | 第29-31页 |
| 3.5.2 信号串扰 | 第31页 |
| 3.5.3 电源噪声 | 第31页 |
| 3.5.4 叠层设计 | 第31-33页 |
| 第四章 高速串行接口设计 | 第33-43页 |
| 4.1 DSP软件开发流程 | 第33-34页 |
| 4.2 SRIO模块设计与实现 | 第34-37页 |
| 4.2.1 SRIO的传输类型 | 第35-36页 |
| 4.2.2 DSP的SRIO模块 | 第36-37页 |
| 4.3 千兆以太网接口设计与实现 | 第37-43页 |
| 4.3.1 网络协处理器模块 | 第37-38页 |
| 4.3.2 SYS/BIOS与NDK | 第38-40页 |
| 4.3.3 千兆以太网接口设计实现 | 第40-43页 |
| 第五章 多核DSP局部重构设计 | 第43-51页 |
| 5.1 DSP片上BOOTLOADER | 第43-44页 |
| 5.2 DSP启动方式选择 | 第44页 |
| 5.3 局部重构设计 | 第44-51页 |
| 5.3.1 DSP存储区域划分 | 第44-46页 |
| 5.3.2 核O镜像的组成格式 | 第46-47页 |
| 5.3.3 核O镜像制作过程 | 第47页 |
| 5.3.4 待重构核镜像格式 | 第47-48页 |
| 5.3.5 待重构核镜像制作 | 第48-49页 |
| 5.3.6 局部重构软件设计 | 第49-51页 |
| 第六章 系统测试 | 第51-63页 |
| 6.1 系统上电测试 | 第51-52页 |
| 6.2 系统复位测试 | 第52-53页 |
| 6.3 存储器测试 | 第53-56页 |
| 6.3.1 DDR3读写测试 | 第53-54页 |
| 6.3.2 EMIF接口NOR FLASH读写测试 | 第54-55页 |
| 6.3.3 SPI接口NOR FLASH读写测试 | 第55页 |
| 6.3.4 I2C接口EEPROM读写测试 | 第55-56页 |
| 6.4 高速串行接口测试 | 第56-61页 |
| 6.4.1 SRIO测试 | 第57-59页 |
| 6.4.2 以太网接口测试 | 第59-61页 |
| 6.5 系统动态重构综合测试 | 第61-63页 |
| 第七章 结论与展望 | 第63-65页 |
| 参考文献 | 第65-69页 |
| 发表论文和参加科研情况 | 第69-71页 |
| 致谢 | 第71页 |