带中断系统的五级流水线CPU设计
| 摘要 | 第4-5页 |
| ABSTRACT | 第5-6页 |
| 第一章 绪论 | 第12-18页 |
| 1.1 研究背景 | 第12-14页 |
| 1.2 国内外硏究现状 | 第14-16页 |
| 1.3 主要研究内容 | 第16-17页 |
| 1.4 论文结构 | 第17-18页 |
| 第二章 开发平台与MIPS体系结构 | 第18-28页 |
| 2.1 CPU设计与实现的相关技术 | 第18-23页 |
| 2.1.1 硬件描述语言 | 第18-20页 |
| 2.1.1.1 硬件描述语言的概述 | 第18-19页 |
| 2.1.1.2 硬件描述语言的结构 | 第19页 |
| 2.1.1.3 硬件描述语言开发流程 | 第19-20页 |
| 2.1.1.4 硬件描述语言的发展 | 第20页 |
| 2.1.2 开发软件简介 | 第20-21页 |
| 2.1.2.1 QuartusⅡ | 第20页 |
| 2.1.2.2 Modelsim | 第20-21页 |
| 2.1.3 FPGA设计与验证技术 | 第21-23页 |
| 2.2 MIPS体系结构 | 第23-28页 |
| 2.2.1. MIPS经典五级流水线 | 第23-24页 |
| 2.2.2. MIPS的寄存器 | 第24-25页 |
| 2.2.3. MIPS的协处理器 | 第25-26页 |
| 2.2.4. MIPS指令集 | 第26-28页 |
| 第三章 流水线设计 | 第28-42页 |
| 3.1 流水线的基本概念 | 第28页 |
| 3.2 流水线各级的设计 | 第28-34页 |
| 3.2.1 取指令IF级的设计 | 第28-29页 |
| 3.2.2 指令译码ID级的设计 | 第29-31页 |
| 3.2.3 指令执行EXE级的设计 | 第31-32页 |
| 3.2.4 存储器访问MEM级的设计 | 第32-33页 |
| 3.2.5 结果写回WB级的设计 | 第33-34页 |
| 3.3 流水线冒险问题的解决 | 第34-42页 |
| 3.3.1 数据冒险 | 第34-38页 |
| 3.3.2 控制冒险 | 第38-40页 |
| 3.3.3 结构冒险 | 第40-42页 |
| 第四章 异常和中断处理电路设计 | 第42-48页 |
| 4.1 MIPS的异常和中断处理原理 | 第42-43页 |
| 4.1.1 异常、中断和精确中断 | 第42页 |
| 4.1.2 MIPS的异常和中断处理 | 第42-43页 |
| 4.2 流水线CPU精确异常和中断处理电路实现 | 第43-48页 |
| 4.2.1 异常事件和中断的种类以及相关的寄存器 | 第43-44页 |
| 4.2.2 流水线CPU的精确中断响应过程 | 第44-46页 |
| 4.2.3 流水线CPU的精确异常处理 | 第46-48页 |
| 第五章 CPU功能验证 | 第48-54页 |
| 5.1 流水线电路验证 | 第49-53页 |
| 5.1.1 IF阶段 | 第49页 |
| 5.1.2 ID阶段 | 第49-51页 |
| 5.1.3 EXE阶段 | 第51-52页 |
| 5.1.4 MEM阶段 | 第52页 |
| 5.1.5 WB阶段 | 第52页 |
| 5.1.6 流水线整体验证 | 第52-53页 |
| 5.2 中断和异常电路验证 | 第53-54页 |
| 结论 | 第54-55页 |
| 参考文献 | 第55-59页 |
| 致谢 | 第59-60页 |
| 附录A 流水线测试程序 | 第60页 |
| 附录B 中断和异常验证程序 | 第60-61页 |
