基于AIG的双逻辑功耗优化技术
| 摘要 | 第4-6页 |
| Abstract | 第6-7页 |
| 引言 | 第10-12页 |
| 1 绪论 | 第12-17页 |
| 1.1 研究背景及意义 | 第12-14页 |
| 1.2 国内外研究现状 | 第14-16页 |
| 1.2.1 逻辑级功耗估计技术 | 第14-15页 |
| 1.2.2 基于双逻辑的低功耗优化算法 | 第15页 |
| 1.2.3 基于AIG的双逻辑优化算法 | 第15-16页 |
| 1.3 论文内容与结构 | 第16-17页 |
| 2 数字电路逻辑理论基础 | 第17-24页 |
| 2.1 CMOS电路的功耗来源 | 第17-18页 |
| 2.1.1 静态功耗 | 第17页 |
| 2.1.2 动态功耗 | 第17-18页 |
| 2.2 双逻辑理论基础 | 第18-21页 |
| 2.2.1 TB逻辑的定义及性质 | 第18-19页 |
| 2.2.2 RM逻辑相关术语 | 第19-20页 |
| 2.2.3 异或运算的基本性质 | 第20-21页 |
| 2.3 AIG图的建立与组成 | 第21-24页 |
| 3 基于双逻辑的功耗估算技术 | 第24-34页 |
| 3.1 功耗估计原理 | 第24页 |
| 3.2 功耗估计方法 | 第24-32页 |
| 3.2.1 概率功耗估计方法 | 第24-25页 |
| 3.2.2 基于跳变密度的功耗估计方法 | 第25-27页 |
| 3.2.3 基于AIG的功耗估算方法 | 第27-32页 |
| 3.3 功耗估计方法总结 | 第32-34页 |
| 4 基于双逻辑的功耗优化技术 | 第34-57页 |
| 4.1 基于极性转换的功耗优化技术 | 第34页 |
| 4.2 基于覆盖的AIG功耗优化方法 | 第34-50页 |
| 4.2.1 基于覆盖的AIG功耗优化方法验证 | 第35-38页 |
| 4.2.2 探测并覆盖二输入XOR门 | 第38-39页 |
| 4.2.3 探测三输入门 | 第39-42页 |
| 4.2.4 覆盖三输入门 | 第42-44页 |
| 4.2.5 算法流程及演示例子 | 第44-50页 |
| 4.3 基于传统概率功耗估计方法的优化方法 | 第50-51页 |
| 4.4 基于AIG的Hash优化方法 | 第51-55页 |
| 4.4.1 理论基础 | 第51-53页 |
| 4.4.2 算法流程及演示例子 | 第53-55页 |
| 4.5 基于AIG的其他功耗优化方法 | 第55-57页 |
| 5 实验结果及数据分析 | 第57-61页 |
| 6 总结与展望 | 第61-63页 |
| 6.1 工作总结 | 第61页 |
| 6.2 研究工作的局限性及工作展望 | 第61-63页 |
| 参考文献 | 第63-66页 |
| 在学研究成果 | 第66-67页 |
| 致谢 | 第67页 |
