| 摘要 | 第3-4页 |
| ABSTRACT | 第4-5页 |
| 1 绪论 | 第9-12页 |
| 1.1 课题研究的背景及意义 | 第9页 |
| 1.2 国内外研究现状 | 第9-10页 |
| 1.3 论文的主要研究工作 | 第10-11页 |
| 1.4 本文章节安排 | 第11页 |
| 1.5 本章小结 | 第11-12页 |
| 2 乘法器设计算法基于FPGA硬件实现基础 | 第12-17页 |
| 2.1 FPGA概述 | 第12-13页 |
| 2.2 FPGA开发环境简介 | 第13-15页 |
| 2.2.1 FPGA开发环境ISE | 第14页 |
| 2.2.2 FPGA仿真开发环境ModelSim | 第14-15页 |
| 2.3 由算法级设计到硬件实现的FPGA开发流程 | 第15-16页 |
| 2.3.1 FPGA一般实现流程 | 第15页 |
| 2.3.2 Booth算法的FPGA实现流程 | 第15-16页 |
| 2.4 本章小结 | 第16-17页 |
| 3 Booth算法乘法器设计及实现 | 第17-32页 |
| 3.1 Booth算法介绍 | 第17-19页 |
| 3.1.1 传统乘法器算法设计 | 第17页 |
| 3.1.2 Booth算法 | 第17-19页 |
| 3.2 Booth算法不同的改进方案 | 第19-21页 |
| 3.2.1 列举Booth算法一般改进方案 | 第19-21页 |
| 3.2.2 对几种Booth一般改进方案性能比较与分析 | 第21页 |
| 3.3 Booth算法的乘法器设计与研究 | 第21-30页 |
| 3.3.1 Booth算法编码设计及电路实现 | 第21-22页 |
| 3.3.2 Booth乘法器部分积生成设计 | 第22-23页 |
| 3.3.3 乘法器部分积 4-2 压缩结构设计 | 第23-24页 |
| 3.3.4 加法器设计 | 第24-30页 |
| 3.3.4.1 全加器与半加器 | 第25-26页 |
| 3.3.4.2 串行加法器 | 第26页 |
| 3.3.4.3 串行进位加法器 | 第26-28页 |
| 3.3.4.4 超前进位加法器 | 第28-30页 |
| 3.3.4.5 几种典型加法器性能比较与分析 | 第30页 |
| 3.4 本章小结 | 第30-32页 |
| 4 基于改进型Booth算法设计及证明 | 第32-46页 |
| 4.1 改进型Booth算法及实例设计 | 第32-41页 |
| 4.1.1 改进型Booth算法的设计实例 | 第34-35页 |
| 4.1.2 基于改进型Booth算法乘法器设计结构 | 第35-36页 |
| 4.1.3 部分积生成模块电路设计与实现 | 第36-39页 |
| 4.1.4 乘法器软件仿真验证 | 第39-40页 |
| 4.1.5 乘法器基于FPGA硬件仿真测试 | 第40页 |
| 4.1.6 改进型Booth算法乘法器的性能比较 | 第40-41页 |
| 4.2 改进型Booth算法正确性证明 | 第41-45页 |
| 4.3 本章小结 | 第45-46页 |
| 5 基于改进型Booth算法大数乘法器设计与验证 | 第46-57页 |
| 5.1 64 位乘法器算法扩展设计与实现 | 第46-50页 |
| 5.2 大数乘法器验证 | 第50-56页 |
| 5.2.1 软件仿真及验证 | 第50-55页 |
| 5.2.2 基于FPGA开发板仿真测试 | 第55-56页 |
| 5.3 本章小结 | 第56-57页 |
| 6 总结与展望 | 第57-59页 |
| 参考文献 | 第59-64页 |
| 附件 1 | 第64-75页 |
| 附件 2 | 第75-81页 |
| 附件 3 | 第81-82页 |
| 附件 4 | 第82-83页 |
| 致谢 | 第83-84页 |
| 攻读硕士期间参与的科研项目 | 第84-85页 |
| 攻读硕士期间发表的学术论文 | 第85页 |