摘要 | 第1-5页 |
Abstract | 第5-10页 |
第1章 引言 | 第10-18页 |
·论文研究背景 | 第10-13页 |
·模拟电路数字化 | 第13-16页 |
·论文主要贡献 | 第16-17页 |
·论文章节安排 | 第17-18页 |
第2章 全数字锁相环频率合成器基础 | 第18-33页 |
·ADPLL的系统结构 | 第18-19页 |
·相位误差的产生 | 第19-24页 |
·系统时钟的产生 | 第19页 |
·相位累加 | 第19-21页 |
·时间数字转换器(TDC) | 第21-23页 |
·相位误差的合成和归零 | 第23-24页 |
·数控LC振荡器(DCO) | 第24-28页 |
·深亚微米下MOS管电容―电压曲线的变化 | 第24-25页 |
·DCO中的电容阵列 | 第25-27页 |
·DCO中的Sigma-Delta调制技术 | 第27-28页 |
·多工作模式ADPLL的工作过程 | 第28-29页 |
·全数字锁相环的VHDL建模 | 第29-30页 |
·本章小结 | 第30-33页 |
第3章 基于时域模型的锁定时间定量分析、计算方法 | 第33-54页 |
·锁相环的锁定时间 | 第33-35页 |
·基于时域模型分析方法 | 第35-38页 |
·Ⅰ型ADPLL的锁定时间计算 | 第38-45页 |
·TL-RAⅠ算法 | 第38-39页 |
·TL-AE解析式 | 第39-43页 |
·仿真结果 | 第43-45页 |
·Ⅱ型ADPLL的锁定时间计算 | 第45-48页 |
·TL-RAⅡ算法 | 第45-47页 |
·仿真结果 | 第47-48页 |
·多模ADPLL的锁定时间计算 | 第48-53页 |
·统一的锁定时间表达式 | 第48-50页 |
·仿真结果 | 第50-53页 |
·本章小结 | 第53-54页 |
第4章 应用于快速锁定ADPLL的频率控制字预置技术 | 第54-76页 |
·DCO频率控制字预置技术 | 第55-56页 |
·频率控制字的计算方法 | 第56-62页 |
·理论计算频率控制字 | 第56-58页 |
·非理想因素对理论计算频率控制字的影响 | 第58-61页 |
·RP的校准方法 | 第61-62页 |
·基于计数器的的新型模式切换控制器 | 第62-68页 |
·DCO输出频率的重复切换现象 | 第62-64页 |
·产生模式切换控制信号的算法 | 第64-67页 |
·DCO频率控制字的预测算法 | 第67-68页 |
·仿真结果及分析 | 第68-75页 |
·基于计数器的模式切换控制器 | 第68页 |
·RP校准过程 | 第68-70页 |
·DCO频率控制字的估计与预置过程 | 第70-73页 |
·锁定时间的对比 | 第73-75页 |
·本章小结 | 第75-76页 |
第5章 低功耗TDC的设计 | 第76-85页 |
·差分延时链结构TDC | 第76-78页 |
·基本结构 | 第76-77页 |
·工作原理 | 第77-78页 |
·TDC的功耗分析 | 第78-79页 |
·一种低功耗TDC电路设计 | 第79-83页 |
·时钟门控技术 | 第79-80页 |
·功耗管理模块 | 第80-83页 |
·仿真结果及分析 | 第83-84页 |
·本章小结 | 第84-85页 |
第6章 快速锁定ADPLL设计实例及测试结果 | 第85-110页 |
·快速锁定ADPLL的系统结构 | 第85-86页 |
·ADPLL的人工设计部分 | 第86-91页 |
·DCO的设计 | 第86-88页 |
·4分频器的设计 | 第88页 |
·DCO相位累加器的设计 | 第88-91页 |
·TDC的电路及版图设计 | 第91页 |
·ADPLL的自动综合部分 | 第91-98页 |
·Sigma-Delta调制器 | 第92-94页 |
·IIR滤波器 | 第94-95页 |
·可测性设计 | 第95-98页 |
·ADPLL的版图设计 | 第98页 |
·测试方案 | 第98-100页 |
·测试结果及分析 | 第100-109页 |
·DCO的测试结果及分析 | 第100-101页 |
·ADPLL的测试结果及分析 | 第101-109页 |
·本章小结 | 第109-110页 |
第7章 工作总结及展望 | 第110-112页 |
参考文献 | 第112-119页 |
致谢 | 第119-121页 |
个人简历、在学期间发表的学术论文与研究成果 | 第121-122页 |