基于BCH码存储板卡设计与实现
| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 符号对照表 | 第10-11页 |
| 缩略语对照表 | 第11-14页 |
| 第一章 绪论 | 第14-18页 |
| 1.1 课题研究的背景与意义 | 第14页 |
| 1.2 数据存储现状以及发展趋势 | 第14-17页 |
| 1.2.1 国内外研究现状 | 第15-16页 |
| 1.2.2 存储设备发展趋势 | 第16-17页 |
| 1.3 论文结构安排 | 第17-18页 |
| 第二章 存储板卡整体方案设计 | 第18-36页 |
| 2.1 存储板卡的需求方案与分析 | 第18-19页 |
| 2.1.1 存储板卡的功能需求 | 第18页 |
| 2.1.2 存储板卡技术指标 | 第18-19页 |
| 2.1.3 存储板卡方案设计 | 第19页 |
| 2.2 芯片的选型与介绍 | 第19-31页 |
| 2.2.1 FPGA芯片的选择 | 第20-21页 |
| 2.2.2 FPGA片的介绍 | 第21页 |
| 2.2.3 FLASH芯片的选型 | 第21-22页 |
| 2.2.4 FLASH片的介绍 | 第22-25页 |
| 2.2.5 FLASH阵列的组织 | 第25-27页 |
| 2.2.6 千兆以太网电路设计 | 第27-29页 |
| 2.2.7 光纤传输接口设计 | 第29-31页 |
| 2.3 电源的设计 | 第31-33页 |
| 2.4 存储板卡逻辑设计 | 第33-34页 |
| 2.5 本章小结 | 第34-36页 |
| 第三章 存储板卡的FPGA逻辑设计 | 第36-46页 |
| 3.1 存储板卡顶层模块的逻辑设计 | 第36-39页 |
| 3.1.1 FLASH存储阵列控制器设计 | 第38-39页 |
| 3.2 FLASH时序控制模块设计 | 第39-44页 |
| 3.2.1 FLASH块擦除操作 | 第40-41页 |
| 3.2.2 FLASH页编程操作 | 第41-43页 |
| 3.2.3 FLASH页读取操作 | 第43-44页 |
| 3.3 FLASH坏块的管理与维护 | 第44-45页 |
| 3.4 本章小结 | 第45-46页 |
| 第四章 存储板卡控制程序设计 | 第46-56页 |
| 4.1 存储板卡控制程序设计原理 | 第46-48页 |
| 4.1.1 WinPcap介绍 | 第46-47页 |
| 4.1.2 存储板卡控制程序底层逻辑设计 | 第47-48页 |
| 4.2 以太网接口逻辑设计 | 第48-51页 |
| 4.3 存储板卡控制程序设计 | 第51-53页 |
| 4.4 存储板卡控制程序测试 | 第53-54页 |
| 4.5 本章小结 | 第54-56页 |
| 第五章 BCH校验编码 | 第56-76页 |
| 5.1 BCH码的基本原理 | 第56-58页 |
| 5.1.1 有限域和线性分组码 | 第56-58页 |
| 5.1.2 线性分组码 | 第58页 |
| 5.2 BCH码的编码与译码以及参数设计 | 第58-63页 |
| 5.2.1 BCH码的编码原理 | 第58-60页 |
| 5.2.2 BCH码的译码原理 | 第60-61页 |
| 5.2.3 BCH码参数设计 | 第61-63页 |
| 5.3 并行BCH编码器设计 | 第63-65页 |
| 5.4 并行BCH译码器设计 | 第65-72页 |
| 5.4.1 伴随式模块的设计 | 第66-68页 |
| 5.4.2 错误位置多项式的模块设计 | 第68-69页 |
| 5.4.3 钱搜索模块设计 | 第69-70页 |
| 5.4.4 译码控制模块设计 | 第70-72页 |
| 5.5 BCH编解码功能验证 | 第72-74页 |
| 5.6 本章小结 | 第74-76页 |
| 总结与展望 | 第76-78页 |
| 参考文献 | 第78-80页 |
| 致谢 | 第80-82页 |
| 作者简介 | 第82页 |
