| 摘要 | 第4-5页 |
| ABSTRACT | 第5-6页 |
| 第一章 绪论 | 第10-16页 |
| 1.1 课题研究背景及意义 | 第10-11页 |
| 1.2 LTE系统特点 | 第11-12页 |
| 1.3 LTE下行链路关键技术 | 第12-15页 |
| 1.3.1 OFDM技术 | 第12-14页 |
| 1.3.2 MIMO技术 | 第14-15页 |
| 1.4 主要内容及章节安排 | 第15-16页 |
| 第二章 TD-LTE下行链路 | 第16-23页 |
| 2.1 TD-LTE帧结构 | 第16-18页 |
| 2.2 下行链路概述 | 第18-20页 |
| 2.3 下行链路处理流程 | 第20-22页 |
| 2.4 本章小结 | 第22-23页 |
| 第三章 MSC8157多核DSP | 第23-26页 |
| 3.1 MSC8157芯片架构 | 第23页 |
| 3.2 SC3850 DSP子系统 | 第23-24页 |
| 3.3 MAPLE-B2硬件加速器 | 第24-25页 |
| 3.4 CodeWarrior 10.5.0开发环境 | 第25页 |
| 3.5 本章小结 | 第25-26页 |
| 第四章 下行链路多核DSP设计 | 第26-45页 |
| 4.1 系统总体设计 | 第26-28页 |
| 4.2 物理层多核设计 | 第28-33页 |
| 4.3 主控核设计 | 第33-38页 |
| 4.3.1 片间通信 | 第33-34页 |
| 4.3.2 接口设计 | 第34-35页 |
| 4.3.3 核间通信 | 第35-37页 |
| 4.3.4 调度设计 | 第37-38页 |
| 4.4 共享信道核设计 | 第38-40页 |
| 4.5 控制信道核设计 | 第40-41页 |
| 4.6 FPGA接口核设计 | 第41-42页 |
| 4.7 存储器分配策略 | 第42-44页 |
| 4.8 本章小结 | 第44-45页 |
| 第五章 下行链路多核DSP实现 | 第45-74页 |
| 5.1 主控核实现 | 第45-47页 |
| 5.1.1 RRC接口模块 | 第46页 |
| 5.1.2 MAC接口模块 | 第46页 |
| 5.1.3 时钟接口模块 | 第46-47页 |
| 5.1.4 链路调度模块 | 第47页 |
| 5.2 共享信道核实现 | 第47-56页 |
| 5.2.1 接收调度模块 | 第48页 |
| 5.2.2 CRCPE调用模块 | 第48-49页 |
| 5.2.3 码块分割模块 | 第49页 |
| 5.2.4 DEPE调用模块 | 第49-50页 |
| 5.2.5 速率匹配模块 | 第50-51页 |
| 5.2.6 加扰模块 | 第51-52页 |
| 5.2.7 调制模块 | 第52-53页 |
| 5.2.8 层映射模块 | 第53-54页 |
| 5.2.9 预编码模块 | 第54页 |
| 5.2.10 资源映射模块 | 第54-55页 |
| 5.2.11 任务完成消息模块 | 第55-56页 |
| 5.3 控制信道核实现 | 第56-69页 |
| 5.3.1 CRC添加模块 | 第56-59页 |
| 5.3.2 咬尾卷积编码模块 | 第59-61页 |
| 5.3.3 速率匹配模块 | 第61-62页 |
| 5.3.4 同步序列产生模块 | 第62-63页 |
| 5.3.5 同步序列资源映射模块 | 第63-64页 |
| 5.3.6 小区参考信号资源映射模块 | 第64-65页 |
| 5.3.7 PBCH资源映射模块 | 第65-66页 |
| 5.3.8 PCFICH资源映射模块 | 第66-67页 |
| 5.3.9 PHICH资源映射模块 | 第67页 |
| 5.3.10 PDCCH资源映射模块 | 第67-69页 |
| 5.4 FPGA接口核实现 | 第69页 |
| 5.5 下行链路测试与成果 | 第69-72页 |
| 5.6 本章小节 | 第72-74页 |
| 第六章 总结与展望 | 第74-76页 |
| 6.1 工作总结 | 第74页 |
| 6.2 进一步改进方向 | 第74-76页 |
| 参考文献 | 第76-78页 |
| 致谢 | 第78页 |