高速SERDES中自适应均衡器与VCO的设计
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第1章 绪论 | 第9-13页 |
| 1.1 课题背景 | 第9-10页 |
| 1.2 国内外研究现状 | 第10-11页 |
| 1.2.1 均衡器的研究现状 | 第10-11页 |
| 1.2.2 振荡器的研究现状 | 第11页 |
| 1.3 论文组织 | 第11-13页 |
| 第2章 信道特性 | 第13-17页 |
| 2.1 概述 | 第13页 |
| 2.2 信道特性 | 第13-16页 |
| 2.2.1 高频衰减 | 第13-14页 |
| 2.2.2 串扰 | 第14页 |
| 2.2.3 回波损耗 | 第14页 |
| 2.2.4 噪声 | 第14页 |
| 2.2.5 码间干扰 | 第14-16页 |
| 2.3 设计指标的衡量 | 第16页 |
| 2.3.1 抖动 | 第16页 |
| 2.3.2 眼图 | 第16页 |
| 2.3.3 误码率和信噪比 | 第16页 |
| 2.4 本章小结 | 第16-17页 |
| 第3章 均衡器的原理及算法 | 第17-23页 |
| 3.1 均衡器的分类 | 第17-20页 |
| 3.1.1 模拟均衡器 | 第17-18页 |
| 3.1.2 前馈均衡器 | 第18-19页 |
| 3.1.3 判决反馈均衡器 | 第19-20页 |
| 3.2 最小均方算法 | 第20页 |
| 3.3 最小均方根值算法 | 第20-21页 |
| 3.4 本章小结 | 第21-23页 |
| 第4章 自适应判决反馈均衡器的设计 | 第23-41页 |
| 4.1 半速率判决反馈均衡器 | 第23-24页 |
| 4.2 CML电路 | 第24-27页 |
| 4.2.1 电流模逻辑加法器 | 第24-25页 |
| 4.2.2 电流模逻辑D触发器 | 第25-26页 |
| 4.2.3 电流模逻辑多路复用器 | 第26-27页 |
| 4.3 CMOS逻辑电路 | 第27-35页 |
| 4.3.1 误差检测模块 | 第27-28页 |
| 4.3.2 系数更新模块 | 第28-35页 |
| 4.3.3 时钟分配电路设计 | 第35页 |
| 4.4 均衡器的前仿真结果 | 第35-36页 |
| 4.5 均衡器版图设计及仿真 | 第36-40页 |
| 4.5.1 版图设计的考虑因素 | 第37-39页 |
| 4.5.2 均衡器设计中需要注意的几个方面 | 第39页 |
| 4.5.3 均衡器的后仿真 | 第39-40页 |
| 4.6 本章小结 | 第40-41页 |
| 第5章 电感电容压控振荡器的设计 | 第41-55页 |
| 5.1 振荡器的性能参数 | 第41-42页 |
| 5.2 振荡器的基本原理 | 第42-43页 |
| 5.3 片上螺旋电感和可变电容 | 第43-44页 |
| 5.4 压控振荡器的相位噪声模型 | 第44-46页 |
| 5.4.1 Lesson相位噪声模型 | 第45页 |
| 5.4.2 Hajimiri相位噪声模型 | 第45页 |
| 5.4.3 Demir相位噪声模型 | 第45-46页 |
| 5.5 相位噪声优化技术 | 第46-47页 |
| 5.6 压控振荡器的电路设计 | 第47-49页 |
| 5.7 压控振荡器的前仿真结果 | 第49-51页 |
| 5.7.1 调谐范围仿真 | 第49-50页 |
| 5.7.2 相位噪声仿真 | 第50-51页 |
| 5.8 压控振荡器的版图及后仿真 | 第51-53页 |
| 5.9 本章小结 | 第53-55页 |
| 第6章 芯片测试方案 | 第55-59页 |
| 6.1 测试环境 | 第55页 |
| 6.2 测试方案 | 第55-57页 |
| 6.3 本章小结 | 第57-59页 |
| 第7章 总结与展望 | 第59-61页 |
| 参考文献 | 第61-65页 |
| 致谢 | 第65-67页 |
| 附件：攻读硕士学位期间发表的论文 | 第67页 |
