| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 第一章 绪论 | 第7-11页 |
| ·研究背景及意义 | 第7页 |
| ·数据采集的国内外研究现状 | 第7-9页 |
| ·本文的主要工作和章节安排 | 第9-11页 |
| 第二章 影响高速数据采集的关键因素研究 | 第11-23页 |
| ·ADC 关键指标对数据采集的影响研究 | 第11-15页 |
| ·静态性能 | 第11-12页 |
| ·动态性能 | 第12-13页 |
| ·有效位数的计算 | 第13-15页 |
| ·运算放大器关键指标对信号调理的影响研究 | 第15-19页 |
| ·直流指标 | 第15页 |
| ·交流指标 | 第15-19页 |
| ·阻抗匹配研究 | 第19-21页 |
| ·本章小结 | 第21-23页 |
| 第三章 高速采集卡硬件设计 | 第23-57页 |
| ·系统的需求分析 | 第23-25页 |
| ·模拟输入 | 第23-24页 |
| ·采样时钟 | 第24页 |
| ·时钟输入和输出 | 第24页 |
| ·触发 | 第24-25页 |
| ·波形特性 | 第25页 |
| ·精度 | 第25页 |
| ·带宽 | 第25页 |
| ·系统总体的构成 | 第25-27页 |
| ·关键芯片的指标及选型 | 第27-35页 |
| ·运算放大器选型 | 第27-31页 |
| ·ADC 选型 | 第31-32页 |
| ·压控振荡器(VCXO)和时钟发生器选型 | 第32-34页 |
| ·FPGA 选型 | 第34-35页 |
| ·信号调理模块设计 | 第35-45页 |
| ·输入级阻抗切换 | 第37-39页 |
| ·带宽限制滤波器 | 第39-40页 |
| ·衰减级 | 第40-41页 |
| ·放大级 | 第41-42页 |
| ·相加级 | 第42-43页 |
| ·差分驱动器 | 第43-45页 |
| ·时钟分发通道模块设计 | 第45-48页 |
| ·时钟输入及 Refrence Clock Multiplexer | 第45-47页 |
| ·PLL、DAC、VCXO | 第47-48页 |
| ·采样时钟分发 | 第48页 |
| ·触发模块设计 | 第48-50页 |
| ·PCIe 模块设计 | 第50-52页 |
| ·DDR II 模块设计 | 第52-54页 |
| ·电源模块设计 | 第54-56页 |
| ·模拟供电 | 第54-56页 |
| ·数字供电 | 第56页 |
| ·本章小结 | 第56-57页 |
| 第四章 FPGA 对高速采集卡控制程序设计 | 第57-67页 |
| ·ADC 采集数据结果及指标计算 | 第57-60页 |
| ·FPGA 对 DDR II 高速缓存的控制 | 第60-65页 |
| ·MIG 的构成 | 第61页 |
| ·DDR II 控制器的读写用户接口 | 第61-65页 |
| ·本章小结 | 第65-67页 |
| 第五章 总结 | 第67-69页 |
| ·内容总结 | 第67页 |
| ·工作展望 | 第67-69页 |
| 致谢 | 第69-71页 |
| 参考文献 | 第71-73页 |
| 作者在攻读硕士学位期间的研究成果 | 第73-75页 |
| 附录 | 第75-76页 |