| 摘要 | 第1-6页 |
| Abstract | 第6-9页 |
| 第一章 绪论 | 第9-15页 |
| ·课题研究背景及意义 | 第9-11页 |
| ·DRAM 控制器研究现状 | 第11-12页 |
| ·课题来源及贡献 | 第12-13页 |
| ·论文组织结构 | 第13-15页 |
| 第二章 XDNP 网络处理器及其 DRAM 存储 | 第15-27页 |
| ·XDNP 网络处理器及其存储系统 | 第15-18页 |
| ·XDNP 网络处理器架构 | 第15-17页 |
| ·XDNP 网络处理器存储系统 | 第17-18页 |
| ·DRAM 存储器技术概述 | 第18-23页 |
| ·DRAM 基本结构 | 第19页 |
| ·DRAM 工作原理 | 第19-20页 |
| ·DRAM 外部接口 | 第20-23页 |
| ·网络处理器中 DRAM 控制器设计要求与目标 | 第23-25页 |
| ·本章小结 | 第25-27页 |
| 第三章 流水线结构 DRAM 控制器的设计与实现 | 第27-51页 |
| ·网络处理器中第一代 DRAM 控制器概述 | 第27-28页 |
| ·流水线结构 DRAM 控制器架构设计 | 第28-31页 |
| ·流水线结构 DRAM 控制器的整体结构 | 第29-30页 |
| ·流水线结构 DRAM 控制器的流水线划分 | 第30-31页 |
| ·流水线结构 DRAM 控制器的流水线设计 | 第31-47页 |
| ·取指级设计 | 第31-35页 |
| ·译码级设计 | 第35-37页 |
| ·管理级设计 | 第37-42页 |
| ·发布级设计 | 第42-47页 |
| ·数据读写控制接口设计 | 第47-49页 |
| ·流水线结构 DRAM 控制器 FPGA 实现 | 第49-50页 |
| ·本章小结 | 第50-51页 |
| 第四章 流水线结构 DRAM 控制器的验证和性能分析 | 第51-67页 |
| ·功能验证概述 | 第51-52页 |
| ·功能验证流程 | 第51-52页 |
| ·功能验证手段 | 第52页 |
| ·功能验证方法学 | 第52页 |
| ·流水线结构 DRAM 控制器各级流水线功能验证 | 第52-58页 |
| ·取指级功能验证 | 第53-54页 |
| ·译码级功能验证 | 第54-55页 |
| ·管理级功能验证 | 第55-56页 |
| ·发布级功能验证 | 第56-58页 |
| ·流水线结构 DRAM 控制器整体功能验证 | 第58-62页 |
| ·验证平台和方法 | 第58-60页 |
| ·整体验证 | 第60-62页 |
| ·流水线结构 DRAM 控制器 FPGA 验证 | 第62-64页 |
| ·时序验证 | 第62-63页 |
| ·FPGA 原型验证 | 第63-64页 |
| ·流水线结构 DRAM 控制器性能分析 | 第64-65页 |
| ·本章小结 | 第65-67页 |
| 第五章 结束语 | 第67-69页 |
| ·总结 | 第67-68页 |
| ·技术展望 | 第68-69页 |
| 致谢 | 第69-71页 |
| 参考文献 | 第71-75页 |
| 研究成果 | 第75-77页 |
| 附录 验证平台输出结果比较的脚本 | 第77-79页 |