| 摘要 | 第1-5页 |
| ABSTRACT | 第5-8页 |
| 第一章 绪论 | 第8-14页 |
| ·研究背景 | 第8-9页 |
| ·高清晰度电视系统 | 第9-10页 |
| ·数字电视信源编码标准 | 第10-13页 |
| ·主要的数字电视信源编码标准 | 第10-11页 |
| ·H.264/AVC 的技术特点及优势 | 第11-13页 |
| ·本文的主要工作及论文结构 | 第13-14页 |
| 第二章 H.264/AVC 国际视频压缩标准 | 第14-28页 |
| ·H.264/AVC 编解码系统框架 | 第14-17页 |
| ·网络提取层 | 第15页 |
| ·视频编码层 | 第15-17页 |
| ·H.264/AVC 标准的关键算法分析 | 第17-28页 |
| ·H.264 帧内预测算法 | 第17-20页 |
| ·H.264 帧间预测算法 | 第20-23页 |
| ·H.264 整数变换算法 | 第23-25页 |
| ·H.264 环路去方块滤波算法 | 第25-28页 |
| 第三章 H.264 视频解码器的整体设计 | 第28-38页 |
| ·系统方案的确定 | 第28-30页 |
| ·视频解码系统的类型 | 第28-29页 |
| ·基于SoC 加ASIC 的H.264 视频解码方案 | 第29-30页 |
| ·SoC 芯片设计流程 | 第30-32页 |
| ·H.264/AVC 解码器的整体结构设计 | 第32-38页 |
| ·系统的软硬件划分 | 第32-34页 |
| ·硬件功能模块的划分 | 第34-35页 |
| ·解码器结构及其流水设计 | 第35-36页 |
| ·解码器SoC 系统结构 | 第36-38页 |
| 第四章 H.264 硬件解码系统的实现及验证 | 第38-73页 |
| ·RAM 结构的设计 | 第38-43页 |
| ·几个关键模块的设计实现 | 第43-66页 |
| ·去方块滤波模块的设计 | 第43-47页 |
| ·残差处理模块的设计 | 第47-54页 |
| ·帧间预测模块的设计 | 第54-58页 |
| ·帧内预测模块的设计 | 第58-63页 |
| ·帧间重构模块的设计 | 第63-64页 |
| ·功能模块性能总结 | 第64-66页 |
| ·H.264 硬件解码系统的验证 | 第66-73页 |
| ·验证平台的结构组成介绍 | 第67-68页 |
| ·软硬件协同验证原理 | 第68-69页 |
| ·基于ADSP-BF537 验证平台的功能原型验证 | 第69-70页 |
| ·硬件解码系统的综合实验及测试结果 | 第70-73页 |
| 第五章 H.264 解码器的多模扩展 | 第73-79页 |
| ·多模解码芯片解决方案的介绍 | 第73-74页 |
| ·基于资源复用的多模解码加速核方案 | 第74-75页 |
| ·H.264 多模扩展方案探讨 | 第75-77页 |
| ·该方案的资源复用分析 | 第77-79页 |
| 结论 | 第79-80页 |
| 致谢 | 第80-81页 |
| 参考文献 | 第81-84页 |
| 作者攻硕期间取得的成果 | 第84-85页 |