保密通信中RS编解码的FPGA实现
| 摘要 | 第1-5页 |
| Abstract | 第5-10页 |
| 第一章 引言 | 第10-14页 |
| ·信道编解码简介 | 第10-11页 |
| ·RS 编解码的发展和应用 | 第11-12页 |
| ·FPGA 设计简介 | 第12页 |
| ·主要研究工作和论文组织 | 第12-14页 |
| 第二章 信道编解码的基本理论和数学基础 | 第14-24页 |
| ·基本概念 | 第14-15页 |
| ·数学基础 | 第15-16页 |
| ·群的概念 | 第15页 |
| ·域的概念 | 第15-16页 |
| ·编码理论 | 第16-23页 |
| ·分组码 | 第16-20页 |
| ·BCH 码 | 第20-22页 |
| ·RS 码 | 第22-23页 |
| ·本章小节 | 第23-24页 |
| 第三章 RS 编解码的算法 | 第24-34页 |
| ·RS 编码算法 | 第24页 |
| ·RS 解码算法 | 第24-33页 |
| ·伴随式的计算 | 第25-26页 |
| ·错误位置多项式的求解 | 第26-31页 |
| ·利用钱搜索方法求解错误位置 | 第31-32页 |
| ·计算错误值 | 第32-33页 |
| ·本章小节 | 第33-34页 |
| 第四章 RS 编解码的逻辑实现 | 第34-51页 |
| ·加法器的设计 | 第34页 |
| ·乘法器的设计 | 第34-36页 |
| ·求逆器的设计 | 第36-37页 |
| ·RS 编码器的设计 | 第37页 |
| ·RS 编码器逻辑电路结构 | 第37页 |
| ·RS 解码器的设计 | 第37-50页 |
| ·RS 解码逻辑规划 | 第38页 |
| ·伴随式计算器的设计 | 第38-40页 |
| ·错误位置多项式的求解 | 第40-45页 |
| ·错误位置的求解 | 第45-47页 |
| ·错误值的求解 | 第47-50页 |
| ·本章小节 | 第50-51页 |
| 第五章 FPGA 实现 | 第51-56页 |
| ·开发环境 | 第51-52页 |
| ·CYCLONE 器件简介 | 第51页 |
| ·QUARTUS 简介 | 第51页 |
| ·Modelsim 简介 | 第51-52页 |
| ·FPGA 的系统级设计 | 第52-53页 |
| ·面积和速度的平衡与互换原则 | 第52页 |
| ·硬件原则 | 第52-53页 |
| ·同步设计原则 | 第53页 |
| ·FPGA 实现 | 第53-54页 |
| ·RTL 编码 | 第53页 |
| ·电路的逻辑综合 | 第53-54页 |
| ·布局布线 | 第54页 |
| ·仿真和测试 | 第54-55页 |
| ·配置 | 第55页 |
| ·本章小节 | 第55-56页 |
| 第六章 硬件平台设计 | 第56-66页 |
| ·硬件平台的整体设计 | 第56-57页 |
| ·串口设计 | 第57-60页 |
| ·串口通信原理 | 第57-58页 |
| ·波特率发生器 | 第58页 |
| ·UART 接收器 | 第58-59页 |
| ·UART 发送器 | 第59-60页 |
| ·单片机接口设计 | 第60-61页 |
| ·USB 接口设计 | 第61-63页 |
| ·其它接口电路的设计 | 第63页 |
| ·硬件设计时的系统考虑 | 第63-65页 |
| ·电源系统 | 第63-64页 |
| ·匹配电阻 | 第64页 |
| ·信号完整性 | 第64-65页 |
| ·系统功耗分析 | 第65页 |
| ·本章小节 | 第65-66页 |
| 第七章 系统调试 | 第66-74页 |
| ·硬件测试 | 第66-67页 |
| ·电路板性能测试 | 第66-67页 |
| ·接口电路的性能 | 第67页 |
| ·系统的性能 | 第67页 |
| ·编解码测试 | 第67-72页 |
| ·静态硬件测试 | 第67-71页 |
| ·动态硬件测试 | 第71-72页 |
| ·系统测试结果和性能指标 | 第72-73页 |
| ·本章小节 | 第73-74页 |
| 第八章 结束语 | 第74-76页 |
| ·全文总结 | 第74页 |
| ·下一步工作展望 | 第74-76页 |
| 致谢 | 第76-77页 |
| 参考文献 | 第77-79页 |
| 作者攻硕期间所取得的成果 | 第79页 |
| 附录1 硬件 PCB 板实物图 | 第79页 |
