基于DSP/FPGA的多波形数字脉冲压缩系统硬件的研究与实现
| 摘 要 | 第1-5页 |
| ABSTRACT | 第5-9页 |
| 第一章 绪论 | 第9-15页 |
| ·雷达发展概况 | 第9-10页 |
| ·脉冲压缩技术 | 第10-12页 |
| ·多波形频域脉冲压缩系统 | 第12页 |
| ·数字信号处理技术 | 第12-13页 |
| ·本文主要工作 | 第13-14页 |
| ·本章小结 | 第14-15页 |
| 第二章 雷达信号基本理论 | 第15-23页 |
| ·最佳处理与匹配滤波 | 第15-17页 |
| ·模糊函数与分辨理论 | 第17-22页 |
| ·本章小结 | 第22-23页 |
| 第三章 多波形频域数字脉冲压缩系统总体方案 | 第23-31页 |
| ·系统总体设计方案概述 | 第23-25页 |
| ·脉压子系统设计方案概述 | 第25页 |
| ·系统脉压信号概述 | 第25-26页 |
| ·数字脉冲压缩处理的方法概述 | 第26-28页 |
| ·频域数字脉冲压缩理论 | 第28-30页 |
| ·基本工作原理 | 第28页 |
| ·分段重叠处理方法 | 第28-30页 |
| ·本章小结 | 第30-31页 |
| 第四章 主处理板的设计 | 第31-65页 |
| ·数字脉压处理板概述 | 第31-32页 |
| ·高精度数据采集 | 第32-36页 |
| ·AD10242 芯片 | 第32-33页 |
| ·前端输入电路设计 | 第33-34页 |
| ·采样时钟的产生 | 第34-35页 |
| ·数字地和模拟地 | 第35-36页 |
| ·逻辑控制及数据存储模块 | 第36-46页 |
| ·EP1K100QC208 芯片的选择 | 第37页 |
| ·EP1K100QC208 芯片简介 | 第37-39页 |
| ·FPGA 软件设计 | 第39-42页 |
| ·FPGA 软件设计流程 | 第39-40页 |
| ·FPGA 软件设计 | 第40-42页 |
| ·配置与下载 | 第42-46页 |
| ·配置芯片简介 | 第42-43页 |
| ·ByteBlasterMV 并口下载电缆 | 第43-44页 |
| ·配置与下载 | 第44-46页 |
| ·4DSP 并行处理系统的设计 | 第46-62页 |
| ·ADSP21160M 简介 | 第46-48页 |
| ·4DSP 并行处理方案 | 第48-53页 |
| ·系统内部共享与仲裁控制 | 第50-51页 |
| ·片间相互通信 | 第51-53页 |
| ·与控制板通信 | 第53-55页 |
| ·与输出板通信 | 第55-56页 |
| ·存储器接口设计与系统引导 | 第56-59页 |
| ·JTAG 链的设计 | 第59-60页 |
| ·时钟分配与配置 | 第60-62页 |
| ·12 层 PCB 板的设计 | 第62-64页 |
| ·本章小结 | 第64-65页 |
| 第五章 输出板的设计 | 第65-77页 |
| ·输出板总体方案 | 第65-68页 |
| ·输出板单DSP 系统设计 | 第68-69页 |
| ·FIFO 电路 | 第69-71页 |
| ·FPGA 内部求模方案 | 第71-72页 |
| ·D/A 转换电路设计 | 第72-73页 |
| ·无源滤波器的设计 | 第73-76页 |
| ·本章小结 | 第76-77页 |
| 第六章 系统的调试与改进 | 第77-84页 |
| ·测试仪器及方法 | 第77-78页 |
| ·系统实物图及其调试说明 | 第78-79页 |
| ·系统调试与改进 | 第79-82页 |
| ·DSP 上电顺序问题 | 第80-81页 |
| ·JTAG 链的测试 | 第81-82页 |
| ·系统结果与性能 | 第82-83页 |
| ·本章小结 | 第83-84页 |
| 结论 | 第84-85页 |
| 参考文献 | 第85-86页 |
| 致谢 | 第86-87页 |
| 在学期间的科研成果和发表的学术论文 | 第87页 |
