| 摘要 | 第1-10页 |
| Abstract | 第10-11页 |
| 第1章 引言 | 第11-13页 |
| 1．1 选题背景 | 第11页 |
| 1．2 课题研究的内容、成果和意义 | 第11-12页 |
| 1．3 本文的组织结构 | 第12-13页 |
| 第2章 CACHE设计技术 | 第13-21页 |
| 2．1 通用微处理器CACHE概述 | 第13-14页 |
| 2．1．1 CACHE技术的发展 | 第13页 |
| 2．1．2 CACHE的作用和原理 | 第13-14页 |
| 2．2 CACHE设计的关键技术 | 第14-18页 |
| 2．2．1 CACHE的存储映像 | 第14-15页 |
| 2．2．2 查找方法 | 第15-16页 |
| 2．2．3 替换策略 | 第16-17页 |
| 2．2．4 CACHE一致性 | 第17-18页 |
| 2．3 CACHE的性能分析 | 第18-19页 |
| 2．3．1 CACHE系统的加速比 | 第18页 |
| 2．3．2 CACHE性能的改进 | 第18-19页 |
| 2．4 虚拟存储器及其地址转换原理 | 第19-20页 |
| 2．5 本章小节 | 第20-21页 |
| 第3章 JX微处理器指令CACHE总体设计 | 第21-27页 |
| 3．1 指令CACHE设计要求 | 第21-22页 |
| 3．2 总体设计 | 第22-24页 |
| 3．2．1 系统结构选择 | 第22页 |
| 3．2．2 寻址方式的选择 | 第22页 |
| 3．2．3 确定工作流程 | 第22-23页 |
| 3．2．4 替换策略的选择 | 第23-24页 |
| 3．2．5 一致性实现方法 | 第24页 |
| 3．3 主要参数设计 | 第24-26页 |
| 3．3．1 页面大小的选择 | 第24-25页 |
| 3．3．2 容量和映射方式的选择 | 第25页 |
| 3．3．3 块大小和组数的选择 | 第25-26页 |
| 3．4 本章小节 | 第26-27页 |
| 第4章 TLB详细设计实现 | 第27-38页 |
| 4．1 TLB总体结构设计 | 第27-29页 |
| 4．2 TLB模块设计 | 第29-37页 |
| 4．2．1 相联存储体(CAM)设计 | 第29-32页 |
| 4．2．1．1 CAM单元设计 | 第29-30页 |
| 4．2．1．2 CAM_PS单元设计 | 第30-31页 |
| 4．2．1．3 CAM有效位(Valid)设计 | 第31页 |
| 4．2．1．4 CAM存储比较阵列设计 | 第31-32页 |
| 4．2．2 CAM读出放大电路设计 | 第32-34页 |
| 4．2．3 SRAM存储体设计 | 第34页 |
| 4．2．4 TLB替换算法电路实现 | 第34-35页 |
| 4．2．5 TLB整体版图实现 | 第35-37页 |
| 4．3 本章小结 | 第37-38页 |
| 第5章 CACHE详细设计实现 | 第38-50页 |
| 5．1 CACHE整体结构 | 第38-40页 |
| 5．1．1 CACHE总体结构 | 第38-40页 |
| 5．1．2 CACHE总体结构设计中几个考虑 | 第40页 |
| 5．2 CACHE译码电路的设计 | 第40-41页 |
| 5．3 CACHE的一致性设计 | 第41-42页 |
| 5．4 CACHE的替换策略设计 | 第42-43页 |
| 5．5 CACHE存储单元和读写电路设计 | 第43-45页 |
| 5．6 四路组相连地址比较命中判断逻辑的实现 | 第45-47页 |
| 5．7 校验电路的设计 | 第47-48页 |
| 5．8 CACHE体的多数据通路设计 | 第48-49页 |
| 5．9 本章小结 | 第49-50页 |
| 第6章 JX微处理器指令CACHE的功能验证 | 第50-61页 |
| 6．1 验证方法概述 | 第50-51页 |
| 6．2 JX微处理器指令CACHE验证方法 | 第51页 |
| 6．3 功能测试码的开发 | 第51-52页 |
| 6．4 JX微处理器指令CACHE功能验证规划 | 第52页 |
| 6．5 TLB功能验证规划 | 第52-56页 |
| 6．5．1 CAM模块验证 | 第52-54页 |
| 6．5．2 SRAM存储体模块验证规划 | 第54页 |
| 6．5．3 TLB写信号生成验证规划 | 第54-55页 |
| 6．5．3．1 替换算法优先编码网络的验证 | 第54页 |
| 6．5．3．2 TLB写信号整体生成验证规划 | 第54-55页 |
| 6．5．4 TLB整体的验证规划 | 第55-56页 |
| 6．6 CACHE功能验证规划 | 第56-60页 |
| 6．6．1 译码电路验证规划 | 第56页 |
| 6．6．2 指令CACHE Tag和CACHE体的读写逻辑验证规划 | 第56页 |
| 6．6．3 四路组相联的比较命中判断逻辑验证规划 | 第56-57页 |
| 6．6．4 CACHE一致性实现逻辑验证规划 | 第57页 |
| 6．6．5 CACHE替换算法实现逻辑验证规划 | 第57页 |
| 6．6．6 CACHE体的数据通路验证规划 | 第57-58页 |
| 6．6．7 指令 CACHE的总体验证规划 | 第58-60页 |
| 6．7 本章小结 | 第60-61页 |
| 第7章 结束语 | 第61-62页 |
| 7．1 全文工作总结 | 第61页 |
| 7．2 未来工作展望 | 第61-62页 |
| 附录1 攻读硕士期间发表的论文 | 第62-63页 |
| 致谢 | 第63-64页 |
| 参考文献 | 第64-65页 |