大容量半导体闪存硬盘控制器的研究与设计
| 摘要 | 第1-6页 |
| Abstract | 第6-8页 |
| 第一章 前言 | 第8-11页 |
| ·论文的背景及意义 | 第8-9页 |
| ·论文的主要研究内容 | 第9页 |
| ·论文拟采用的技术措施 | 第9-11页 |
| 第二章 闪存硬盘控制器的构架及EDA工具简介 | 第11-19页 |
| ·闪存硬盘控制器 | 第11-13页 |
| ·闪存硬盘的工作原理 | 第11页 |
| ·闪存硬盘控制器的构架 | 第11-13页 |
| ·EDA工具简介 | 第13-18页 |
| ·QuartusⅡ开发平台 | 第13-15页 |
| ·SOPC Builder开发平台 | 第15-17页 |
| ·NiosⅡ集成开发环境(IDE)简介 | 第17-18页 |
| ·本章小结 | 第18-19页 |
| 第三章 IDE接口控制器 | 第19-34页 |
| ·IDE电气接口特性 | 第19-21页 |
| ·时序特性 | 第21-24页 |
| ·PIO数据传输 | 第21-22页 |
| ·多字数据DMA | 第22-24页 |
| ·Ultra DMA传输 | 第24页 |
| ·IDE接口控制器的设计及验证 | 第24-31页 |
| ·IDE寄存器组 | 第25-26页 |
| ·命令转换模块 | 第26-28页 |
| ·地址转换模块 | 第28-29页 |
| ·传输控制寄存器组 | 第29-30页 |
| ·数据缓存模块 | 第30-31页 |
| ·IDE接口控制器仿真验证 | 第31-33页 |
| ·本章小结 | 第33-34页 |
| 第四章 高速大容量FLASH闪存阵列 | 第34-46页 |
| ·闪存的结构及操作方法 | 第34-41页 |
| ·NAND Flash芯片的内部组成与引脚配置 | 第34-36页 |
| ·FLASH的操作方法 | 第36-41页 |
| ·扩展容量及提高速度方法设计 | 第41-45页 |
| ·多通道高带宽Flash存储阵列 | 第41-42页 |
| ·提高存储速度 | 第42-44页 |
| ·存储区写入速率的估算 | 第44-45页 |
| ·本章小结 | 第45-46页 |
| 第五章 闪存控制器模块的设计 | 第46-68页 |
| ·闪存控制器的硬件结构 | 第46-60页 |
| ·译码模块设计 | 第47页 |
| ·控制模块 | 第47-50页 |
| ·时序状态机模块 | 第50-59页 |
| ·检错纠错模块 | 第59-60页 |
| ·闪存控制器仿真验证结果 | 第60-67页 |
| ·Flash读操作 | 第60-62页 |
| ·Flash写操作 | 第62-64页 |
| ·Flash块擦除操作 | 第64-65页 |
| ·Flash复位操作 | 第65-66页 |
| ·Flash读ID操作 | 第66-67页 |
| ·Flash读状态操作 | 第67页 |
| ·本章小结 | 第67-68页 |
| 第六章 NiosⅡ处理器(MCU)模块设计 | 第68-78页 |
| ·NiosⅡ处理器 | 第68-71页 |
| ·NiosⅡ处理器简介 | 第68-69页 |
| ·NiosⅡ处理器的内部结构 | 第69-70页 |
| ·NiosⅡ处理器的主要特性 | 第70-71页 |
| ·NiosⅡ的总线结构 | 第71-75页 |
| ·Avalon概述 | 第71-72页 |
| ·Avalon总线结构 | 第72-73页 |
| ·Avalon总线主要特性 | 第73-75页 |
| ·MCU对IDE/FC接口控制器寄存器的读写 | 第75-78页 |
| 第七章 系统集成及设计分析 | 第78-84页 |
| ·基于SOPC的系统集成 | 第78-80页 |
| ·系统测试 | 第80-84页 |
| 结论与展望 | 第84-86页 |
| 1、研究成果和结论 | 第84页 |
| 2、本论文的创新点 | 第84-85页 |
| 3、进一步的研究工作 | 第85-86页 |
| 参考文献 | 第86-88页 |
| 致谢 | 第88-89页 |
| 附录:发表论文 | 第89-90页 |
