| 摘要 | 第1-6页 |
| Abstract | 第6-9页 |
| 第一章 绪论 | 第9-14页 |
| ·课题的来源及意义 | 第9-11页 |
| ·FIFO技术及应用 | 第9-10页 |
| ·FIFO的原理结构及外部接口 | 第10-11页 |
| ·FIFO用双口SRAM概述 | 第11-12页 |
| ·半导体存储器的类型 | 第11-12页 |
| ·用于FIFO的低功耗双口静态存储器的研究概况 | 第12页 |
| ·论文研究内容及设计指标 | 第12-13页 |
| ·论文结构安排 | 第13-14页 |
| 第二章 SRAM储存单元论证与分析 | 第14-43页 |
| ·双口静态存储器系统框图及其描述 | 第14-16页 |
| ·CMOS按比例缩小原则以及TSMC0.18um工艺 | 第16-17页 |
| ·存储矩阵的分块分析 | 第17-18页 |
| ·存储单元的论证分析 | 第18-30页 |
| ·基本存储单元的选择论证 | 第18-26页 |
| ·位线调节器的选择论证 | 第26-27页 |
| ·写驱动电路的选择论证 | 第27-28页 |
| ·双端读灵敏放大器的选择论证 | 第28-29页 |
| ·单端位线检测电路的选择论证 | 第29-30页 |
| ·外围电路的选择论证 | 第30-34页 |
| ·无偏斜静态逻辑电路设计 | 第30-32页 |
| ·组合逻辑电路级功效的优化设计 | 第32-34页 |
| ·译码电路的选择论证 | 第34-43页 |
| ·组合逻辑实现的行译码器分析 | 第36-38页 |
| ·多米诺逻辑实现的行译码器分析 | 第38-41页 |
| ·列译码器的分析设计 | 第41-43页 |
| 第三章 SRAM时序电路优化设计 | 第43-49页 |
| ·哑单元的概念 | 第43-44页 |
| ·延迟反相器的设计 | 第44-45页 |
| ·端口A时序控制电路的设计 | 第45-47页 |
| ·端口B时序控制电路的设计 | 第47-49页 |
| 第四章 仿真验证 | 第49-65页 |
| ·集成电路全定制方法简介 | 第49页 |
| ·本设计的设计流程和设计方法 | 第49-51页 |
| ·设计工具和仿真环境介绍 | 第51-52页 |
| ·Cadence IC50简介 | 第51页 |
| ·版图设计和设计规则 | 第51-52页 |
| ·双口SRAM原理图、版图及仿真 | 第52-62页 |
| ·基本存储单元原理图、版图 | 第52-53页 |
| ·预充电路原理图、版图 | 第53-54页 |
| ·双端读灵敏放大器原理图、版图 | 第54-55页 |
| ·写驱动电路原理图、版图 | 第55-56页 |
| ·单端读灵敏放大器原理图、版图 | 第56-57页 |
| ·对一个基本单元的仿真 | 第57-59页 |
| ·对一列存储单元进行的仿真 | 第59-61页 |
| ·对一块64*32位SRAM的仿真 | 第61-62页 |
| ·最终功耗和版图面积测试 | 第62-65页 |
| 第五章 结论 | 第65-66页 |
| 参考文献 | 第66-68页 |
| 在学研究成果 | 第68-69页 |
| 致谢 | 第69页 |